时序逻辑电路的分析

在历年数字电子技术考研题目中,时序逻辑电路的分析是要求重点掌握的也是必考的,时序逻辑电路的分析分同步和异步时序电路,因此,本文就同步和异步时序电路分析的题型,列举几个例题,描述出一个完整的解题思路,帮助读者提高对数字电路的解题能力 时序逻辑电路的分析步骤一般有如下几步:     

组合逻辑电路与时序逻辑电路

在数字电路中,按照逻辑功能的不同特点即从输出与输入的关系,可分成组合逻辑电路(简称组合电路)和时序逻辑电路(简称时序电路)两大类。在组合电路中,电路的每一种输入信号的组合都对应且仅对应一个输出信号。它没有“记忆”功能,一旦输入信号消失,输出信号立即发生变化。任何一个时刻的输出信号仅取决于该     

时序逻辑电路设计的Petri网方法

1 引言 Petri网是一种系统模拟和分析的工具,它可以揭示出被模拟系统在结构和动态行为方面信息,利用这些信息可以对被模拟系统进行性能评估并提出改进系统的建议,从而设计出一个高质量的实际应用系统。文[1,2]利用Petri网的特性分别给出了组合逻辑电路和时序电路的Petri网分析方法,其基本思想是将已设计好的逻辑电路转化成Petri网,利用Petri网的各种分析方法(可达树、状态矩阵)进行分析。时序电路的设计是分析方法的逆过程,是根据给定的状态图或通过对设计要求的分析得到的状态图,设计出时序电路的过程;时序逻辑电路可分为同步和异步,然而采用传统的时序电路的设计方法时,即使是同步时序电路的设计也需要     

异步时序电路分析一种OBDD方法

对异步时序电路的分析和使用是一个比较困难的问题,所以,异步时序电路的实际应用范围远不如同步时序电路,通过改进JRBurch等提出的分析方法,使之适用于异步时序电路,该方法使用基于OBDD的布尔特征函数来表示电路的转移关系,并通过基于OBDD的布尔函数的运算涞确定异步时序电路的稳定状态,及当输入改变时电路的下一个稳定状态,由此可实现对电路特性的精确描述。     

用时序电路综合法设计微机接口

1 引言接口电路是建立微机和外部之间联系的电路。它一般由脉冲组合逻辑电路、时序电路、波形处理、信号隔离和电平变换等电路组成。本文以“MAT-1型40线流速自动测试仪”中使用的微机接口电路为例,叙述以时序电路综合法来设计接口电路的方法。     

基于状态机的ROM接口电路模型

在芯片设计中会经常使用到ROM,而ROM又经常作为片外存储器被所设计的芯片进行读写操作,在这里就需要设计接口电路用来配合ROM和设计的芯片.ROM多为异步工作方式,如果设计的电路为同步电路,之间又存在着接口时序配合的问题.文中介绍一种基于状态机的ROM接口电路模型.该模型有两个特点:一是采用状态机实现同步时序电路与ROM异步时序电路的接口时序配合;二是实现与具有不同时间参数ROM接口电路的兼容.该模型的设计结果通过了FPGA验证,并在ASIC芯片中得到运用.     

时序逻辑电路的Petri网分析方法

本文应用带抑止弧的增广Ｐｅｔｒｉ网，建立了基本门电路和常用触发器的Ｐｅｔｒｉ网模型，讨论了运用该模型描述同步和异步时序逻辑电路，给出了增广Ｐｅｔｒｉ网的矩阵描述和状态转移方程，在此基础上提出了同步和异步时序逻辑电路统一分析的Ｐｅｔｒｉ网方法。     

基于状态机的ROM接口电路模型

在芯片设计中会经常使用到ROM,而ROM又经常作为片外存储器被所设计的芯片进行读写操作,在这里就需要设计接口电路用来配合ROM和设计的芯片。ROM多为异步工作方式,如果设计的电路为同步电路,之间又存在着接口时序配合的问题。文中介绍一种基于状态机的ROM接口电路模型。该模型有两个特点:一是采用状态机实现同步时序电路与ROM异步时序电路的接口时序配合;二是实现与具有不同时间参数ROM接口电路的兼容。该模型的设计结果通过了FPGA验证,并在ASIC芯片中得到运用。     

用于高速逻辑电路优化的改进Retiming算法

时序重排是一种同步时序电路性能优化的重要方法,文中提出了一种改进时序重排算法,使时序重排可以更有效地与其经组合优化算法结合起来,共同提高同步时序电路的速度,在各种不同的测试电路上得到的实验结果显示,这种算法在与其它组合优化方法的结合上,较以往的时序重排算法有很大的改进。     

插件自动测试中的故障模拟系统

本文介绍了一个三值平行故障模拟系统。该系统中,对元件的功能表达式采用了较有效的化简算法,使模拟运算的速度大为提高。并较好地处理了异步电路中出现的竞争、冒险、振荡现象,使该系统对组合逻辑电路、时序逻辑电路及部分异步电路均有较好的效果。     

Syndrome结构可测试设计

1.引言 图1是时序电路的一般模型,在把组合电路的Syndrome测试(以下简称S-测试)应用于时序电路测试时,遇到的主要困难是测试信号如何施加到组合电路内部输入端上以及测试信号在内部输出端上的响应如何取出的问题,也就是如何使组合电路内部输     

基于重定时的时序逻辑优化策略

提出了一种去除同步时序电路中冗余逻辑的方法．针对时序冗余难于识别的问题,这种方法引入重定时技术,将电路中的时序冗余转换为冗余的组合逻辑,然后利用已有的比较成熟的组合逻辑优化工具将具去除．这样避免了提取电路的状态表及电路状态空间的遍历,从而能够大大降低时序电路冗余识别和支除的复杂度．将相关算法应用于ＩＳＡＳ’８９基准电路集,结果验证了其有效性。     

产生时序电路测试的九—值电路模型

为了产生测试引进了九一值电路模型,此模型考虑了时序电路中的故障的多重和重复的影响。利用这个模型测试序列可以被确定,它允许时序电路的内部状态的多重和重复的虚设。因此有效的测试序列被导出,而其他熟知的过程像D—算法,虽然有测试存在却无法找到任何测试。 模型被定义且测试产生的过程被指出,它类似于D—算法。异步电路必须变换成同步电路或叠接组合电路,对这类电路测试被产生。因为冒险或振荡可以使测试变成无效所以异步电路测试序列的有效性必须通过测试模拟来确定。作为例子这模型被应用到一个异步电路中“常驻”一型的单故障和多故障,并且给出测试产生程序的总框图。     

故障自检出的异步时序电路

本文探讨故障自诊断异步时序电路的设计问题。研究了异步时序电路次状态方程组的故障特性,提出故障自检出异步时序机的状态分配法。电路实现的单故障代码完全取决于它的次状态方程组,且单故障检出是实时的。     

组合逻辑电路的软错误率自动分析平台

为在设计阶段快速评估集成电路的软错误率,以指导高可靠集成电路的设计,提出一种适用于组合逻辑电路和时序逻辑电路组合逻辑部分的快速软错误率自动分析平台HSECT-ANLY.采用精确的屏蔽概率计算模型来分析软错误脉冲在电路中的传播;用向量传播和状态概率传播的方法来克服重汇聚路径的影响,以提高分析速度;使用LL(k)语法分析技术自动解析Verilog网表,使分析过程自动化,且使得本平台可分析时序电路的组合逻辑部分.开发工作针对综合后Verilog网表和通用的标准单元库完成,使得HSECT-ANLY的实用性更强.对ISCAS'85和ISCAS'89 Benchmark电路进行分析实验的结果表明:文中方法取得了与同类文献相似的结果,且速度更快,适用电路类型更多,可自动分析电路的软错误率并指导高可靠集成电路的设计.     

未知时序电路状态图生成算法及状态间路径的递归导出

运用数字系统自动化设计的基本理论和技术，可采用逻辑反向设计法分析未知逻辑电路．本文为分析未知时序逻辑提出一种适合多状态、复杂同步时序电路的数据采集方法，并引入状态网络和基于状态网络的路径导出算法，使时序机数据采集有较理想的时空开销．     

未知时序电路状态图生成算法及状态间路径的递…

运用数字系统自动化设计的基本理论和技术，可采用逻辑反向设计法分析未各逻辑电路，本文为分析未知时序逻辑提出一个适合多状态，复杂同步时序电路的数据采集方法，并引入状态网络和基于状态网络的路径导出算法，使时序时机数据采集有较理想的时空开销。     

基于连续逻辑的多值同步时序电路模块设计

本文对多值时序逻辑电路提出了一种新的设计思想:以连续逻辑中不同的逻辑电平来表示时序机状态集中的不同状态及其他参数集中的不同元素;以电容及其旁路MOS管代替触发器实现信号的暂存和抹除.由于取消了传统的以一个二进制码代表一种状态的方法,使设计过程大大简化,可以使用多值时序电路的通用模块.实现不同的时序函数只需改变模块中某几个接点,所以设计、制造和使用都很方便.     

异步时序逻辑电路的分析与设计

异步时序逻辑电路状态的改变必须考虑外部输入信号以及对应存储器的时钟端或控制端有无信号作用,这是分析与设计的一个难点。针对这一难点进行了详细的讨论,通过系统框图给出了分析和设计的一般步骤;总结了分析和设计中对一般问题的解决方法以及应该注意的问题。通过举例验证了该方法的正确性、通用性和快速性。     

同步和异步时序逻辑电路统一设计的新方法

介绍了一种新的时序电路的设计理论与方法,实现了同步、异步电路的设计过程的统一。该方法的特点是直接从时序电路的状态转换图(STD)获得触发器的激励条件和时钟脉冲;设计原理简单,易于理解,使设计更直观清楚,比传统方法简便、快捷,避免了对状态方程、驱动方程的复杂计算;该设计方法过程可以采用程序实现,实现了时序电路设计的程序化、自动化。