用O.8μm工艺技术设计的65-kb BiCMOS SRAM

设计了一种65-kb BiCMOS静态随机存取存储器(SRAM)的存储单元及其外围电路,提出了采用先进的0.8μm BiCMOS工艺,制作所设计SRAM的一些技术要点.实验结果表明,所设计的BiCMOSSRAM,其电源电压可低于3V,它既保留了CMOS SRAM低功耗、高集成密度的长处,又获得了双极型(BiDolar)电路快速、大电流驱动能力的优点,因此,特别适用于高速缓冲静态存储系统和便携式数字电子设备中.     

用0．8μm工艺技术设计的65—kb BiCMOS SRAM

设计了一种65-kb BiCMOS静态随机存取存储器(SRAM)的存储单元及其外围电路，提出了采用先进的0．8μm BiCMOS工艺，制作所设计SRAM的一些技术要点。实验结果表明，所设计的BiCMOS SRAM，其电源电压可低于3V，它既保留了CMOS SRAM低功耗、高集成密度的长处，又获得了双极型(Bipo1ar)电路快速、大电流驱动能力的优点，因此，特别适用于高速缓冲静态存储系统和便携式数字电子设备中。     

一种低压低功耗Flash BiCMOS SRAM的设计

设计了一种静态随机读写存储器(SRAM)的BiCMOS存储单元及其外围电路。HSpice仿真结果表明，所设计的SRAM电路的电源电压可低于3V以下，它既保留了CMOS SRAM低功耗、高集成度的特征，又获得了双极型电路快速、大电流驱动能力的长处，因而特别适用于高速缓冲静态存储器和便携式数字电子设备的存储系统中。     

一款异步256kB SRAM的设计

在集成电路设计制造水平不断提高的今天,SRAM存储器不断朝着大容量、高速度、低功耗的方向发展。文章提出了一款异步256kB(256k×1)SRAM的设计,该存储器采用了六管CMOS存储单元、锁存器型灵敏放大器、ATD电路,采用0.5μm体硅CMOS工艺,数据存取时间为12ns。     

全差分BiCMOS采样/保持电路仿真设计

在全差分折叠式共栅-共源运放的基础上,设计了一款BiCMOS采样/保持电路。该款电路采用输入自举开关来提高线性度,同时设计的高速、高精度运放,其建立时间tS只有1.37 ns,提升了电路的速度和精度。所设计的运放中的双通道共模反馈电路使共模电压稳定输出时间tW约达1.5 ns。采用SMIC公司的0.25μmBiCMOS工艺参数,在Cadence Spectre环境下进行了仿真实验,结果表明,当输入正弦电压频率fI为10 MHz、峰-峰值UP-P为1 V,且电源电压VDD为3 V、采样频率fS为250 MHz时,所设计的采样/保持电路的无杂散动态范围SFDR约为-61 dB,信噪比SNR约为62 dB,整个电路的功耗PD约为10.85 mW,适用于10位低压、高速A/D转换器的设计。     

多端I/O系统用BiCMOS连线逻辑电路

为了满足数字通信和信息处理系统多端输入/输出(I/O)、高速、低耗的性能要求,笔者设计了几例BiCMOS连线逻辑电路,并提出了采用0.5 mm BiCMOS工艺,制备所设计的连线逻辑电路的技术要点和元器件参数。所做实验表明了设计的连线逻辑电路既具有双极型逻辑门电路快速、大电流驱动能力的特点,又具备CMOS逻辑门低压、低功耗的长处,而且其扇入数可达3~16,扇出数可达1~18,因而它们特别适用于多端I/O高速数字通信和信息处理系统中。     

BiCMOS三态输出门电路的设计、制备及应用

设计了几种BiCMOS三态输出门电路,提出了采用先进的0.5μm BiCMOS工艺,制备所设计的三态输出门的技术要点和器件参数,并分析了它们既具有双极型(Bipolar)门电路快速、大电流驱动能力,又具备CMOS逻辑门低压、低功耗和高集成度的特性,因而它们特别适用于高速缓冲数字信息系统和其它便携式数字设备中.     

基于0.13μm工艺的8Mb相变存储器

采用0.13 μm工艺,4层金属布线,在标准CMOS技术的基础上增加3张掩膜制备了一款8 Mb相变存储器.1.2V的低压NMOS管作为单元选通器,单元大小为50 F2.外围电路采用3.3V工作电压的CMOS电路.Set和Reset操作电流分别为0.4 mA和2 mA.读出操作的电流为10 μA,芯片疲劳特性次数超过了1...     

高速BiCMOS运算跨导放大器的设计

基于全差分结构提出一种高速BiCMOS运算跨导放大器.该放大器采用两级放大结构实现,可用于8位250 Msps流水线结构模数转换器的采样/保持电路中.电路使用0.35μmBiCMOS工艺实现,由3.3 V单电源供电,经优化设计后,实现了2.1 GHz的单位增益带宽,直流开环增益61 dB,相位裕度50°,功耗16 mw,输出摆幅达到2 V;在2 pF的负载电容下,建立时间小于0.6 ns,转换速率1 200 V/μs.该放大器完全符合设计要求的性能指标.     

一种BiCMOS光电耦合隔离放大器的设计

设计了一种BiCMOS光隔离放大器,给出了其中两个运算放大器的设计电路.设计过程中只在推拉式输出级配置两个双极型晶体管(BJT),而在电路的其余部分则设置CMOS器件.为了提高放大器的增益线性度和稳定性,光电耦合部分和各运放中都引入了负反馈,并采取了优选元器件参数和提速等措施.实验结果表明所设计光隔离放大器的±3 dB带宽比双极型光隔离放大器ISO100增加了约20 kHz,当电源电压为8.6 V时,时延-功耗积比ISO100降低了约17.7 pJ,增益线性度提高到5.5×10-5,因此特别适用于高速通信系统中.     

通用嵌入式SRAM编译器的设计与实现

介绍了一种适用于多厂商、多种工艺和电路结构的嵌入式SRAM IP核编译器设计方法,该方法使编译器的设计复杂度降低30％以上.专用版图处理工具LayoutBuilder能自动完成版图拼接、打孔、画线、添加端口和生成GDSII版图文件等.专用网表处理工具NetlistBuilder仅用三个函数即可完成网表的生成,同时,该工具还内嵌自动检查端口数目和对齐方式、自动检查内部浮空节点和自动检查浮空端口等功能.介绍了一种编译器验证流程和时序与功耗文件的生成方法.用这个方法开发了针对2种工艺、3种电路结构的8个编译器.对编译器生成的IP核进行了流片验证.结果表明,该方法可以生成满足不同要求的SRAM IP核.     

静态存储单元电路设计工艺的研究

论述了静态存储单元电路对目前高速数字系统的意义。通过采用对双极型(Bipolar)、互补对称式金属–氧化物–半导体型(CMOS)、双极互补金属氧化物半导体型(BiCMOS)三种不同工艺所设计的静态存储单元电路在性能、特点方面进行比较的方法,从而提出一些实际的解决措施,以便研发人员在设计具体的SRAM电路时有所参考。     

三值钟控绝热静态随机存储器设计

通过对多值逻辑、绝热电路和三值SRAM结构的研究,提出一种新颖的三值钟控绝热静态随机存储器(SRAM)的设计方案。该方案利用NMOS管的自举效应,以绝热方式对SRAM的行列地址译码器、存储单元、敏感放大器等进行充放电,有效恢复储存在字线、位线、行列地址译码器等大开关电容上的电荷,实现三值信号的读出写入和能量回收。PSPICE模拟结果表明,所设计的三值钟控绝热SRAM具有正确的逻辑功能和低功耗特性,在相同的参数和输入信号情况下,与三值常规SRAM相比,节约功耗达68%。     

新型的芯片间互连用CMOS/BiCMOS驱动器

从改善不同类型 IC芯片之间的电平匹配和驱动能力出发 ,设计了几例芯片间接口 (互连 )用 CMOS/Bi CMOS驱动电路 ,并提出了采用 0 .5 μm Bi CMOS工艺 ,制备所设计驱动器的技术要点和元器件参数。实验结果表明所设计驱动器既具有双极型电路快速、大电流驱动能力的特点 ,又具备 CMOS电路低压、低功耗的长处 ,因而它们特别适用于低电源电压、低功耗高速数字通信电路和信息处理系统。     

65nm SRAM传统静态指标的测试方案及研究

65 nm及其以下工艺,工艺波动对SRAM性能影响越来越大.SRAM读写噪声容限能够反映SRAM性能的好坏,对于预测SRAM良率有着重要的作用.采用一种新型测试结构测量SRAM读写噪声容限(即SRAM传统静态指标),该测试结构能够测量65 nm SRAM在保持、读、写三种操作下的指标:Hold SNM,RSNM,N-c...     

三种改进结构型BiCMOS逻辑单元的研究

为满足低压、高速、低耗数字系统的应用需求 ,通过采用改进电路结构和优化器件参数的方法 ,设计了三种改进结构型BiCMOS逻辑单元电路。实验结果表明 ,所设计电路不但具有确定的逻辑功能 ,而且获得了高速、低压、低耗和接近于全摆幅的特性 ,它们的工作速度比高速CMOS和原有的互补对称BiCMOS(CBiCMOS)电路快约一倍 ,功耗在 6 0MHz频率下仅高出 1 4 9～ 1 71mW ,但延迟 功耗积却比原CBiCMOS电路平均降低了4 0 3%。     

基于补偿电路的SRAM读操作跟踪电路设计

在传统静态随机存储器（SRAM）读操作跟踪电路中,生产工艺和温度的偏差会直接影响到对SRAM中存储数据的正确读取。因此,在本文中,我们采用工艺拐点补偿和温度补偿的方法,设计出了新型SRAM读操作跟踪电路。所设计跟踪电路,通过在不同工艺拐点和不同温度的情况下,对时序追踪字线DBL补偿不同大小的电流,从而减小灵敏放大器输入位线电压差对工艺拐点和温度的敏感度。有效减小了工艺拐点和温度对于SRAM读操作的影响,提高了SRAM的良率。基于SMIC 40nm CMOS工艺,对上述读操作跟踪电路进行了仿真,并且分别对补偿前后进行了10000次蒙特卡罗仿真与比较,仿真结果验证了所设计电路的可靠性和有效性。     

基于0.13 μm SiGe BiCMOS工艺的Ka波段低噪声放大器的设计

介绍了一款基于SiGe BiCMOS工艺的Ka波段低噪声放大器(LNA)的设计与测试。分析了毫米波频段硅基集成电路的匹配设计方法,给出了HBT晶体管电流密度与噪声系数的关系,以及最佳噪声偏置点的选取方法。并基于以上方法设计了单级共基共射低噪声放大器,LNA芯片基于Global Foundry 8HP工艺流片验证。测试结果表明,该LNA实现了30~40GHz的-1dB带宽、小于3.5dB的噪声系数以及6.2dBm的1dB压缩输出功率(P-1dB);输入输出反射系数均小于-15dB,中心频率(35GHz)处增益为7.2dB(单级),LNA的直流电流为6.7mA,电源电压为1.8V。     

基于DVB-C的卷积解交织器的设计与实现

本文设计了一种基于DVB-C的卷积解交织器,利用两个静态随机存取存储器(SRAM)来实现.用一SRAM来存储解交织的数据,读写共用一个地址,由基地址和偏移地址组成.同时,用另一SRAM来存储偏移地址.结果表明,卷积解交织器能实现功能,而且减小了电路复杂度,缩小了面积.     

用于光通信系统的BiCMOS F/V转换器

设计了一种由3运放A_1、A_2和A_3组成的BiCMOS频率/电压(F/V)转换器,其中A_1、A_2设计成共源一共源CMOS运放,而低通滤波器(LPF)中的A_3采用BiCMOS运放.优选了整个F/V转换器的元器件参数,并采取了提速和降耗等措施.实验结果表明,所设计的转换器输入至LPF的脉冲信号频率f_2与输入信号频率f_i相等,且该转换器输出电压平均值U_o与f_i成正比;它可在4 Hz≤f_i≤10 kHz的范围内工作,其综合性能指标--延迟-功耗积约为1.09 nJ,转换线性度仅为1.7×10~(-2),因而特别适用于低功耗、高线性度的光纤通信和光电检测系统中.

Abstract：

A BiCMOS F/V converter including 3 operational amplifiers A_1, A_2 and A_3 was designed, in which A_1 and A_2 were double common-source CMOS operational amplifiers and the low-pass filter (LPF) A_3 was a BiCMOS one. The parameters of the entire converter were optimized and some measures were adopted such as raising speed and reducing power-consumption. The experimental results show that the its input pulse signal frequency f_2 to the LPF is equal to the input signal frequency f_i, and its average-output-voltage (U_o) is in direct proportion to f_i. The designed converter can work properly within 4 Hz～10 kHz, and its delay-power product is about 1.09 nJ, and the conversion linearity is only 1.7 X 10~(-2). With these characteristics, the designed converter is very suitable for low-consumption and high-linearity fiber-optic communications and photoelectric detection systems.