基于噪声抵消技术的宽带低噪声放大器设计

采用0.18μm CMOS工艺,针对DMB-T/H标准数字电视调谐器应用,设计了一个基于噪声抵消技术的宽带低噪声放大器.详细分析了噪声抵消技术的原理,给出了宽带低噪声放大器的设计过程.仿真结果表明,在48～862 MHz频率范围内输入输出反射系数均小于-20 dB,噪声系数低于3 dB,增益大于17 dB,1 dB压缩点为-6dBm.在1.8V电压下,电路功耗为10.8mW.     

采用噪声抵消技术的宽带SiGe HBT 低噪声放大器设计

宽带低噪声放大器的输入匹配需要兼顾阻抗匹配和噪声匹配.通常,这两个指标是耦合在一起的.现有的宽带匹配技术需要反复协调电路参数,在阻抗匹配和噪声匹配之间折衷,给设计增大了难度.提出一种噪声抵消技术,通过两条并联的等增益支路,在输出端消除了输入匹配网络引入的噪声,实现阻抗匹配和噪声匹配的去耦.基于Jazz 0.35 μm SiGe工艺,设计了一款采用该噪声抵消技术的宽带低噪声放大器.放大器的工作带宽为0.8-2.4 GHz,增益在 16 dB以上,噪声系数小于3.25 dB, S11在-17 dB以下.     

一种采用噪声抵消及多重功耗优化技术的UWB-LNA

采用噪声抵消及多重功耗优化技术,提出了一种超宽带低噪声低功耗放大器。它主要包括采用RL网络的共栅输入级、电流复用型噪声抵消级、放大输出级以及偏置电路四个部分。验证结果表明,该放大器,在2-6GHz频带内,增益(S21)可以在14dB以上;输入回波损耗(S11)小于-10dB;输出回波损耗(S22)小于-25dB;噪声系数(NF)小于3.2dB;在3.8V的工作电压下,功耗仅为14mW。     

一种利用栅极电感峰化和噪声抵消技术的CMOS宽带低噪声放大器的设计

本文给出了一种应用于多模多标准接收机的宽带低噪声放大器的设计。采用噪声抵消技术实现了低噪声特性,同时采用栅极电感峰化技术实现了宽带平稳增益,进而提高了高频处得噪声性能。芯片在0.18 μm CMOS 工艺下制造,测试结果表明,该低噪放的-3dB带宽为2.5 GHz,增益为16 dB。在300 MHz 到2.2 GHz 带宽内的增益变化在0.8 dB之内。噪声系数为3.4 dB,不同频点处测得的平均IIP3 为-2 dBm。该低噪放的核心芯片面积为0.39mm2, 在1.8V供电电压下,抽取直流电流11.7 mA。     

基于噪声抵消技术的低功耗C频段差分低噪声放大器

设计了一款"基于噪声抵消技术的低功耗C频段的差分低噪声放大器。该放大器由输入级、放大级以及输出缓冲级3个模块构成,其中输入级采用电容交叉耦合的差分对与直接交叉耦合结构差分对级联,实现输入匹配及噪声抵消;放大级采用具有电阻-电感并联反馈的电流复用结构来获得高的增益、良好的增益平坦性及低的功耗;输出缓冲级采用源跟随器结构,实现良好的输出匹配。基于TSMC 0.18μm CMOS工艺库,验证表明在C频段,放大器的增益为20.4设计了一款??基于噪声抵消技术的低功耗C频段的差分低噪声放大器。该放大器由输入级、放大级以及输出缓冲级3个模块构成,其中输入级采用电容交叉耦合的差分对与直接交叉耦合结构差分对级联,实现输入匹配及噪声抵消;放大级采用具有电阻-电感并联反馈的电流复用结构来获得高的增益、良好的增益平坦性及低的功耗;输出缓冲级采用源跟随器结构,实现良好的输出匹配。基于TSMC 0.18 μm CMOS工艺库,验证表明在C频段,放大器的增益为20.4??0.5 dB,噪声系数介于2.3~2.4 dB之间,输入和输出的回波损耗均优于-11 dB,稳定因子恒大于1,在6.5 GHz下,1 dB压缩点为-16.6 dBm,IIP3为-7 dBm,在2.5 V电压下,电路功耗仅为6.75 mW。     

采用多级噪声抵消技术的CMOS全差分LNA设计

设计了一种用于2.4GHz RFID单芯片阅读器的CMOS低噪声放大器(LNA)。该设计采用全差分共源共栅结构和新颖的多级噪声抵消技术,不仅减小了电路的噪声而且增加了系统的线性度。芯片采用标准UMC 0.18um CMOS工艺,工作电压为1.2V时,消耗电流小于8mA,后仿真结果表明2.4GHz时,芯片达到1.69dB噪声系数,大于14.25dB功率增益以及-1.1dBm的输入三阶截点(IIP3)。设计满足单芯片阅读器低噪声,低功耗和高线性度的要求。     

一种基于噪声抵消技术的宽带低噪声放大器

设计了一种应用于全球数字广播 (Digital Radio Mondiale,DRM)和数字音频广播 (Digital Audio Broadcasting,DAB) 的宽带低噪声放大器.采用噪声抵消结构,抵消输入匹配器件在输出端所产生的热噪声和闪烁噪声,使输入阻抗匹配和噪声优化去耦.电路采用华润上华CSMC 0.6 μm CMOS工艺实现.测试结果表明,3 dB带宽为100 kHz～213 MHz,最大增益为16.2 dB, S11和S22小于-7.5 dB, 最小噪声系数为3.3 dB, 输入参考的1 dB增益压缩点为-3.8 dBm,在5 V电源电压下,功耗为51 mW,芯片面积为0.18 mm2.     

利用噪声抵消技术设计低噪声放大器

采用ADS软件设计并仿真了一种应用于WiMax2标准的低噪声放大器。该低噪声放大器基于TSMC 0.13μmCMOS工艺,工作带宽为2.3 GHz~2.7GHz。在电路设计中采用噪声抵消技术降低CMOS管的电流噪声。使用共栅极结构进行输入匹配,使用电容进行输出匹配。偏置电路采用电流镜原理。使用ADS2006软件进行设计、优化和仿真。仿真结果显示,在2.3 GHz~2.7GHz带宽内,放大器的电源电压在1.2V时,噪声系数低于1.96dB,增益大于21.8dB,整个电路功耗为9mW。     

一种基于噪声抵消的0.5μmCMOS宽带低噪声放大器设计

设计了一种应用于DRM(Digital Radio Mondiale,全球数字广播)和DAB(Digital Audio Broadcasting,数字音频广播)的宽带低噪声放大器.该放大器采用噪声抵消结构,抵消输入匹配器件在输出端所产生的热噪声和闪烁噪声,使得输入阻抗匹配和噪声优化去耦.采用华润上华CSMC 0.5μm CMOS工艺实现.测试结果表明,3dB带宽为300kHz~555MHz,最大增益为16.2dB,S11和S22小于-3.6dB,最小噪声系数为3.8dB,输入参考的1dB增益压缩点为0.5dBm,在5V电源电压情况下功耗为97.5mW,芯片面积为0.49mm2.     

采用噪声抵消技术的无电感宽带低噪声放大器

设计了一款多用途、宽带、无电感的低噪声放大器。放大器的第1级为单端输入差分输出结构,采用了噪声抵消技术来降低噪声;第2级引入有源感性负载,并通过电阻负反馈来扩展带宽。采用TSMC 130 nm工艺对电路进行仿真,后仿结果表明,在0.4~6.2 GHz带宽范围内,S21为19 dB,噪声系数为1.9~2.5 dB,功耗为9.6 mW,电路核心面积为0.08 mm²。     

Wideband Matched CMOS LNA Design Using R-L-C Loading Network

This paper proposes a new methodology for designing and analyzing wideband matched CMOS LNA with R-L-C loading network, where validity of this new approach is supported by the agreement between the simulated input impedance of the LNA and its calculated counterpart. To demonstrate its feasibility, two wideband matched LNA’s are designed using TSMC 0.18-μm RF-CMOS process. One is for 3–8 GHz application and the second one targets at 8–25 GHz frequency range. The measured results of both circuits will then be presented.     

低电压低功耗宽带CMOS低噪声放大器的设计

设计了一种应用于宽带(0.8～3.0GHz)接收机的低电压低功耗低噪声放大器。该放大器以折叠的共源共栅结构为基础,采用噪声抵消结构,通过两条并联的等增益支路来抵消匹配器件在输出端所产生的噪声,实现输入阻抗匹配和噪声优化。电路采用0.18μm CMOS工艺,利用Cadence软件进行设计和仿真。结果表明,该低噪声放大器在0.8～3.0GHz带宽范围内噪声系数(NF)小于3.2dB,电压增益(S21)在17.6～18.5dB之间,S11小于-12dB,S22小于-20dB,在0.8V电源电压下,功耗为9.7mW,版图面积为0.18mm2。     

短沟道下共栅结构宽带CMOS LNA的设计

基于短沟道MOS器件的过量因子随沟道长度降低缓慢增加的特征,研究了短沟道下共栅结构宽带低噪声放大器的噪声性能,并在0.18μm CMOS工艺下设计实现了共栅结构的宽带低噪声放大器.流片测试结果表明,在1.8 V电源电压、4.1 mA工作电流下,该系统获得6.1 dB的最小噪声系数;综合性能与长沟道下相近,符合理论分析和设计要求.     

利用Cadence设计COMS低噪声放大器

结合一个2.4 GHz CMOS低噪声放大器(LNA)电路,介绍如何利用Cadence软件系列中的IC 5.1.41完成CMOS低噪声放大器设计.首先给出CMOS低噪声放大器设计的电路参数计算方法,然后结合计算结果,利用Cadence软件进行电路的原理图仿真,并完成了电路版图设计以及后仿真.仿真结果表明,电路的输入/输出均得到较好的匹配.由于寄生参数,使得电路的噪声性能有约3 dB的降低.对利用Cadence软件完成CMOS射频集成电路设计,特别是低噪声放大器设计有较好的参考价值.     

A 90-nm Wideband Merged CMOS LNA and Mixer Exploiting Noise Cancellation

This paper describes the design and implementation of a wideband merged LNA and mixer chip covering the frequency range from 0.1 to 3.85 GHz using 90-nm CMOS technology. Its high level of integration as well as its low power consumption makes it suitable for the rapidly growing software defined radio RF receivers. The chip performance achieves S11 below -10 dB along the entire band and a minimum single side band noise figure of 8.4 dB at IF frequency of 70 MHz. Power conversion gain is measured to be 12.1 dB while the input referred 1 dB compression point is measured to be -12.8 dBm. The chip core consumes only 9.8 mW from a 1.2 V supply with a die area, including the pads, of 0.88 mm²     

COMS LNA的ADS设计研究

结合一个具体的低噪声放大器(LNA)设计实例,介绍了如何运用射频设计软件ADS(Advanced Design System)对CMOS低噪声放大器进行电路设计和仿真。设计中先初步构建了一个共源共栅结构的低噪声放大器电路,然后利用ADS对电路进行调试和优化,结合调试的过程说明了使用ADS的一些方法和技巧,并且最终设计出低功耗、低噪声、高增益、高稳定性的低噪声放大器,仿真的各项参数都达到了预期的指标要求。     

A Low-Power Wideband CMOS LNA for WiMAX

In this brief, the design of a low-power inductorless wideband low-noise amplifier (LNA) for worldwide interoperability for microwave access covering the frequency range from 0.1 to 3.8 GHz using 0.13-mum CMOS is described. The core consumes 1.9 mW from a 1.2-V supply. The chip performance achieves S₁₁ below -10 dB across the entire band and a minimum noise figure of 2.55 dB. The simulated third-order input intercept point is -2.7 dBm. The voltage gain reaches a peak of 11.2 dB in-band with an upper 3-dB frequency of 3.8 GHz, which can be extended to reach 6.2 GHz using shunt inductive peaking. A figure of merit is devised to compare the proposed designs to recently published wideband CMOS LNAs     

宽带低相噪CMOS LC VCO的设计

设计了一款宽带CMOSLCVCO,在分析VCO相位噪声来源的基础上,对VCO进行了结构优化和噪声滤除,并采用了开关电容阵列以增加带宽。电路采用0.18μmCMOS射频工艺进行流片验证,芯片面积为0.4mm×1mm。测试结果显示:芯片的工作频率为3.34～4.17GHz,中心频率为4.02GHz时输出功率是-9.11dBm,相位噪声为-120dBc/Hz@1MHz,在1.8V工作电压下的功耗为10mW。