面向密码算法的异步可重构结构设计

针对FPGA和ASIC在实现密码算法时的不足之处，本文介绍了一种面向密码算法的异步可重构结构。该结构的运算功能由一个可重构单元阵列提供，数据通路由可重构单元之间的相互连接实现，异步通信采用握手信号完成。在分析握手信号传输延时对可重构结构的影响后，文章提出了一种适合该结构的单元信号传输握手控制电路。同时在单元结构中，使用改进的DSDCVS逻辑来设计其运算电路，减小了单元的面积，提高了单元的工作速度。应用实例表明，在实现密码算法时，面向密码算法的异步可重构结构表现出了比FPGA更好的性能。     

一种大数模幂的硬件实现设计

提出了一种实现大数模幂的硬件设计方法。其中的大数模乘部分基于基2的Montgomery改进算法，采用模乘心动阵列结构，提出了一种双边沿触发串行计算的新结构，节约了面积，同时可以达到较高的时钟频率。模幂部分基于M-ary算法，减少了所需模乘运算的次数。并比较了这种实现方法与常见的L-R二进制幂算法的实现方式速度上的改进。     

利用CORDIC算法计算平方根及其FPGA实现

平方根运算作为信号处理的一种基本数据运算,在工程项目中应用广泛,但是在FPGA中直接进行平方根运算较为复杂,需要研究其高效实现方法。当利用CORDIC算法进行双曲线方程求解时,可以高效地完成平方根运算。这里首先介绍了CORDIC算法的原理,迭代结构的实现流程,及其在平方根计算中的应用。设计了两种适合于FPGA实现的CORDIC算法平方根运算的结构,并行结构和位串行结构,比较了两种结构的优缺点,并给出仿真结果。     

OFDM系统中FFT算法的FPGA设计与实现

针对FFT算法在OFDM系统中的应用,对一般的FFT算法进行比较分析,设计了一种便于FPGA硬件实现的基4 FFT算法结构。该实现结构的设计以简化电路结构,节省硬件资源,便于扩展维护为目的,以第一级运算为基础实现多级FFT运算,采用了电路复用技术,以一种新的数据排序方式实现正序输入,正序输出,简化旋转因子的排列,并对一些相关的关键技术进行了设计改进。本设计在ISE10.1平台采用VHDL语言编程实现,并通过了仿真验证。     

基于折叠变换的CORDIC算法实现

在现代数字信号处理领域中,CORDIC算法是一种重要的数学计算方法。该算法采用一种迭代的方式,运算简便,被广泛应用于乘除法、开方以及一些三角函数运算当中。但CORDIC算法需要较高的迭代级数以保证运算精度,在进行FPGA实现时仍然会消耗较多的硬件逻辑资源。为进一步减少CORDIC算法实现时的资源消耗,设计并实现了一种基于折叠变换的CORDIC算法。相比传统的流水结构CORDIC算法,该折叠结构的CORDIC算法消耗的硬件资源大大减少。文中给出了这一方法的实现结构,并给出了仿真结果。     

适于流水线结构的改进FIPS算法及其实现

分析了基于FIPS的乘加器结构的VLSI实现随着操作数宽度的变化,速度和面积的变化趋势; 提出了一种改进FIPS算法,解决了采用流水线结构的数据通路导致的数据迟滞问题.在SMIC 0.18 μm CMOS工艺下,基于该改进算法,设计了一个128位操作数位宽的模乘器,与基于原算法的设计相比,硬件面积增加约5%,效率提高了约42%.利用该模乘器进行1 024位RSA运算时,速度可达1.1 Mbps.     

改进BM算法的高速RS译码器方案及其FPGA实现

介绍了一种高速的RS译码器的结构方案。由于一般BM算法的实现结构不规则,以及延时过长的缘故,在VLSI的设计中,广泛采用的是eE算法,采用的改进BM算法,使得BM算法的实现结构规则,并且延时更小。另外还采用了一种新的有限域乘法结构,有规则的结构,易于HDL语言实现。     

改进的任意基FFT整序算法

本文提出了一种改进的适合于任意基ＦＦＴ变换的整序算法,改进整序算法采用循环嵌套结构,减少了运算量,实验结果表明,改进整序算法的运算时间较其它整序算法少。     

基于GF(2n)的乘法逆元的改进算法设计

在有限域的基本运算中,乘法逆元的计算是最费时间的运算。提出了一种改进的欧几里德计算乘法逆元的算法,与原方法相比该方法在大的域中能够较大的降低算法的时间复杂度,同时也给出了乘法逆元的硬件实现结构。     

基于CORDIC旋转器的基-3 FFT算法高效设计

设计出一种可以用于FPGA高效实现的基-3 FFT算法,采用改进的三端前馈延迟转换器结构,优化了延迟和运算过程。针对蝶形运算中复数乘法器占据大量内存的问题,引入了CORDIC旋转器实现输入与旋转因子相乘的运算,可以降低乘法运算的复杂度,该CORDIC旋转器采用改进的高基CORDIC算法,解决了传统的CORDIC算法迭代次数多、延迟大的问题,从而达到高吞吐率要求。该基-3 FFT算法以寻址变序、流水处理的方式,可以满足最高运行频率为404 MHz的FFT处理要求。与基于传统复数乘法器的基-3 FFT算法相比,基于CORDIC旋转器的基-3 FFT算法使功耗平均减少了22%,使总延迟平均减少了29%。