基于提高效率方法的CMOS功率放大器设计

利用共源共栅电感可以提高共源共栅结构功率放大器的效率。这里描述了一种采用共源共栅电感提高效率的5.25GHz WLAN的功率放大器的设计方法,使用CMOS工艺设计了两级全差分放大电路,在此基础上设计输入输出匹配网络,然后使用ADS软件进行整体仿真,结果表明在1.8V电源电压下,电路改进后于改进前相比较,用来表示功率放大器效率的功率附加效率（PAE）提高了两个百分比。最后给出了功放版图。     

基于cascode结构的Ka频段CMOS功率放大器设计

文章通过分析共源共栅功率放大器的基本原理,提出了一种新颖的基于cascode级间电路结构,通过优化电路级间的阻抗匹配的设计思路.同时采用55 nm RF CMOS硅基工艺设计并制作出一款工作于Ka频段的功率放大器.与传统的CMOS功率放大器相比,具有高增益、低功耗、高功率等特点.经过实物加工及裸片测试,结果表明设计的功...     

折叠式共源共栅CMOS LNA的优化设计

基于TSMC 0．18μm CMOS工艺,采用折叠式共源共栅式结构,设计了工作于1．5GHz,电源电压为1．5V的低噪声放大器。采用此结构可以显著增大截止频率,从而可以改善噪声系数。本文主要从结构出发,均衡了噪声系数,阻抗匹配,增益以及线性度,并在ADS仿真平台上进行了优化与仿真模拟,在中心频率处,噪声系数为0．617dB,增益S21为31．713dB,输入反射系数S11为-21．548dB,1dB压缩点为-11dBm。其仿真结果与设计指标基本一致。     

折叠式共源共栅运算放大器的0.6μm CMOS设计

折叠式共源共栅结构的运算放大器不仅能提高增益、增加电源电压噪声抑制能力,而且在输出端允许自补偿.基于0.6μm CMOS工艺,验证了一种折叠共源共栅的运算放大器的参数指标.理论计算和实际分析相结合,仿真结果达到设计指标要求.     

低电压高增益带宽CMOS折叠式共源共栅运算放大器设计

本文基于SIMC 0．18μm CMOS工艺模型参数,设计了一种低电压高单位增益带宽CMOS折叠式共源共栅运算放大器。该电路具有相对高的单位增益带宽,并具有开关电容共模反馈电路（CMFB）稳定性好、对运放频率特性影响小的优点,Hspice仿真结果表明,在1．8V电压下,运算放大器的直流开环增益为62．1dB,单位增益带宽达到920MHz。     

一种915 MHz 0.18 μm CMOS增益可变的功率放大器

针对射频前端发射距离的不确定性,设计了一款基于0.18 μm CMOS工艺的增益可变功率放大器。该功率放大器的中心工作频率为915 MHz,工作在AB类,采用两级单端共源共栅结构。输入级采用类似开关功能的栅压,控制3个并联的共源共栅结构输出管的导通,得到增益和输出功率可变的功率放大器。仿真结果表明,在输入级1.8 V和输出级3.3 V的电源电压下,该功率放大器功率增益范围为9~25.8 dB,1 dB压缩点处的最大输出功率为21.47 dBm,最大功率附加效率为29.6%。该放大器的版图面积为(1.4×1.2) mm²。     

一款高性能共源共栅运算放大器设计

基于CSMC 0.5μm标准CMOS工艺,采用复用型折叠式共源共栅结构,设计一种折叠式共源共栅运算放大器。该电路在5V电源电压下驱动5pF负载电容,采用Cadence公司的模拟仿真工具Spectre对电路进行仿真。结果表明,电路开环增益达到了71.7dB,单位增益带宽为52.79MHz,开环相位裕度为60.45°。     

共源共栅CMOS运算放大器的分析与设计

本文描述了一个共源共栅差分输入级、电流镜偏置输出级结构的两级CMOS运放,它对常规运放的电源电压抑制比、增益、输出驱动能力、噪声、失调等有显著的改善。文中对运放的工作原理及设计技术等进行了详细的叙述,并采用标准CMOS工艺进行了投片试制和采用SPICE进行了电路模拟。结果令人满意,达到了设计指标,证明了设计理论的正确性。该运放已成功地应用于开关电容滤波器芯片的制造。     

自适应偏置SOI CMOS功率放大器的设计

基于IBM 0.18 μm SOI CMOS工艺,设计了一款用于WLAN的高效率CMOS功率放大器。为了提高电路的可靠性,该放大器的驱动级和输出级均采用自适应偏置电路,使得共栅管和共源管的漏源电压分布更为均衡。该芯片采用两级共源共栅结构,片内集成了输入匹配电路和级间匹配电路。测试结果表明,该放大器的增益为23.9 dB,1 dB压缩点为23.9 dBm,效率为39.4%。当测试信号为IEEE 802.11g 54 Mb/s,在EVM为3%处,输出功率达到16.3 dBm。     

低温漂系数共源共栅CMOS带隙基准电压源

设计了一种低温漂系数的共源共栅CMOS带隙基准源,采用自偏置共源共栅结构,提高了电路的电源抑制比,降低了电路的工作电源电压。采用不同温度下从输出支路抽取不同值电流的电路结构,在低温段抽取一个正温度系数电流,在高温段再注入一个较小值的正温度系数电流,达到降低温漂系数的目的。在0.5 μm CMOS工艺下,Cadence Spectre电路仿真的结果表明,温度特性得到了较大改善,在-35℃～125℃温度范围内,带隙基准源的温漂系数为1.5 ×10-6 /℃,电源抑制比为65 dB。     

基于包络检测的射频功率放大器平均效率提高技术

提出了一种基于包络检测的射频功率放大器平均效率提高技术。该技术通过片上集成的包络检测器检测输入信号强度,通过动态配置功率放大管的尺寸,并调节输出阻抗匹配网络优化负载阻抗,提高功率放大器在低输出功率下的效率,达到提高功率放大器平均效率的目的。电路采用0.18 μm CMOS工艺实现,后仿真结果表明,在高输出功率模式下,该射频功率放大器的输出1 dB压缩点为18.05 dBm,PAE为30.2%;在两档低输出功率模式下的输出1 dB压缩点分别为14.9 dBm和11 dBm,PAE分别为24.11%和17.1%。     

一种60 GHz CMOS高效率功率放大器

为了满足短距离无线高速传输的应用需求,基于SMIC 90 nm 1P9M CMOS工艺,设计了一种可工作在60 GHz的功率放大器(PA)。该PA为单端三级级联结构。采用顶层金属方法,设计具有高品质因子的小感值螺旋电感,用于输入、输出和级间匹配电路,以提高电路的整体性能。通过减少传输损耗和输出匹配损耗,提高了附加功率效率。仿真结果表明,在1.2 V电源电压下,该PA的功率增益为17.2 dB,1 dB压缩点的输出功率为8.1 dBm,饱和输出功率为12.1 dBm,峰值功率附加效率为15.7%,直流功耗为70 mW。各性能指标均满足60 GHz通信系统的要求。     

基于电容补偿技术的CMOS功率放大器设计

利用电容补偿技术技术可以有效提高功率放大器的线性度.这垦描述了一种采用电容补偿技术改善线性的5.25GHz WLAN的功率放大器的设计方法,使用CMOS工艺设计了两级全差分放大电路,在此基础上设计输入输出匹配网络,然后使用ADS软件进行整体仿真,结果表明在1.8 V电源电压下,电路改进后与改进前相比较,用来表示功率放大...     

A Novel Class AB CMOS Power Amplifier

A novel class AB design is described. To achieve a large output voltage swing and to avoid the offset problems associated with a class AB input stage, the non-linearity is placed between the input and the output stage. Before the output stage the signal is separated in one positive and one negative half, which are then amplified separately.For the first time this topology is used in an integrated CMOS power amplifier. It operates with +/ –2.5 V supplies and can drive more than 4 V_pp into an 8 load.     

一种针对中国超宽带标准的CMOS PA

A 6–9 GHz ultra-wideband CMOS power amplifier (PA) for the high frequency band of China's UWB standard is proposed. Compared with the conventional band-pass filter wideband input matching methodology, the number of inductors is saved by the resistive feedback complementary amplifying topology presented. The output impendence matching network utilized is very simple but efficient at the cost of only one inductor. The measured S₂₂ far exceeds that of similar work. The PA is designed and fabricated with TSMC 0.18 μ m 1P6M RF CMOS technology. The implemented PA achieves a power gain of 10 dB with a ripple of 0.6 dB, and S₁₁ < –10 dB over 6–9 GHz, S₂₂ < –35 dB over 4–10 GHz. The measured output power at the 1 dB compression point is over 3.5 dBm from 6 to 9 GHz. The PA dissipates a total power of 21 mW from a 1.8 V power supply. The chip size is 1.1 × 0.8 mm².     

一种基于CMOS工艺2.4 GHz功率放大器的设计

基于SMIC 0.18μm RF CMOS工艺,采用双负反馈结构设计了一款2.4 GHz的功率放大器。该功率放大器由驱动级和功率输出级2级组成,利用片上电感实现了级间的阻抗变换。仿真结果表明,电路在工作频率范围内,功率增益为24 d B,输出1 d B压缩点为23 d Bm,峰值功率附加效率为40%。     

0.18μm CMOS工艺5 GHz WLAN功率放大器设计

介绍采用TSMC公司的0.18μm CMOS工艺应用于5 GHzWLAN(无线局域网)发射集中的功率放大器的设计方法,并给出了仿真结果。电路采用A类三级放大结构,在3.3 V工作电压下,增益为23.7 dB,1 dB压缩点输出功率21.8 dBm,最大功率附加效率15%,可望用于WLAN 802.11a标准的系统中。     

1.5GHz CMOSECL输入接口的设计与测试

对一种高速CMOS ECL输入接口进行了分析研究,该接口包含一种双镜补偿的CMOS差分放大电路,采用0.18 μm CMOS工艺研制,实现了PECL电平兼容.经测试,该接口最高工作频率达1.5 GHz.     

2.45 GHz全集成CMOS功率放大器设计

在一个RF收发机系统中,功率放大器的集成问题一直是难点之一.首先简要介绍开关模式功率放大器及其提高效率的理论基础,然后采用0.18 μm CMOS工艺给出了工作在2.45 GHz的全集成单片功率放大器的设计,并采用ADS仿真软件验证了设计的正确性.