基于层次化总线的多处理器系统芯片设计与测试

在单个芯片上集成多个处理器以提高SoC的整体性能已成为下一代集成电路设计趋势.如何提高其中多个处理器之间的通讯效率则成为MPSoC的设计关键.传统SoC平台中多以单总线结构为主,随着SoC中IP数目的增加,通讯效率随之降低.基于MPSoC环境下,提出一种层次化总线结构:本地总线负责处理器与本地内存通讯;全局总线实现对全局设备的访问.两级总线通过总线桥连接.在RTL级设计了上述平台,以流水矩阵乘法为例研究其在不同工作负载下的加速比变化.实验结果表明,在四个处理器的情形下,循环次数为4次时加速比仅为2.2;随着循环次数增多,加速比可达3.2.     

8核NoC原型芯片设计与应用性能评估

片上网络（Network On Chip,NoC）是最具潜力的下一代片上互连技术。但NoC架构的引入也带来了芯片设计复杂度的大幅提高,从而使得传统仿真方式会消耗过多的时间。提出了一种有效的基于FPGA器件的多核系统原型设计与性能评估方法。实现了一款集成了8个处理核的NoC架构下的多处理核系统原型,并通过两种实际应用对系统性能进行评估和探索。实验结果表明,该原型在矩阵乘法应用和JPEG图片解码应用中加速比最高分别可达到7.53和2.75。而相对于层次化总线架构,NoC架构的通信性能可提高5%～40%。     

基于AMBA-AHB总线多核平台的JPEG解码

随着半导体工艺技术的发展,在单一芯片上集成多个处理器核已成为可能,在高端应用需求的驱动下,片上多处理器系统（Multi—Processor System-On-a-Chip,MPSoC）为高度并行的计算和通信提供了一种可行的解决方案。本文首先描述了一种基于AMBAAHB层次总线结构的片上多处理器系统硬件架构,然后以此为基础实现了2种并行化的JPEG解码算法。实验采用Altera Stratix Ⅱ FPGA器件,整个系统运行在60MHz的时钟频率下,与采用单个处理器实现的串行JPEG解码算法相比较,在集成了4个处理器核的MPSoC系统架构上实现的并行JPEG解码算法得到的最大加速比为2．23。     

一种控制SoC芯片封装的多物理域设计仿真分析研究

伴随着电子集成电路产业的迅猛发展,芯片封装仿真模拟等手段不断提升,越来越多的性能仿真分析技术正逐步渗透到芯片封装技术的制造过程,仿真技术在保证封装的各项可靠性及产品性能的同时,省去了大量的封装实验验证批次,大大缩短设计和制造周期。通过对一种SoC芯片封装的电、热及应力性能的多物理域设计仿真分析,介绍如何使用仿真分析方法对SoC芯片封装的性能进行研究。     

多核混合可重构计算系统MRCS的设计

设计了一种面向计算密集型应用的多核混合架构可重构计算系统MRCS。其可重构处理器中的可重构阵列计算单元负责密集规则的运算,浮点处理器负责离散运算,配合灵活的本地缓冲,有效地提高了多核可重构计算系统对算法的适应性。实现了一个能够稳定地运行在100 MHz的基于FPGA的MRCS原型,并通过分别映射大维度浮点矩阵乘法、IDCT算法和运动估计算法进行性能验证。实验结果表明MRCS具有更高的计算效率和灵活性。     

基于高速总线的密码SoC设计与实现

物联网、汽车制造、智慧医疗等行业的飞速发展，加快了端设备芯片的推广和应用，随之而来的芯片安全问题也暴露出来，传统的单片机或ARM-A系列的CPU芯片已经不能满足越来越复杂的应用需求。为解决目前端设备存在芯片安全防护不足、传输速度慢、功耗高、计算资源不足等问题，结合SoC设计理念，提出了一种基于高速总线的密码SoC设计方案，实现对端设备的传感器、芯片、硬件的动态状态获取，接收多种高速协议接口数据，加密存储及备份至云端等功能。该方案基于SoC设计，采用开源处理器，完成了一套由处理器、高速总线、硬件外设、加密单元相结合的低功耗加密监控芯片。综合及功耗分析和实验结果表明，实现了数据的高速可靠传输与加密，满足大容量数据快速加解密的需求；采用低功耗设计，性能无影响，功耗降低约20%。     

基于H~3MP-16多核处理器片上软件优化

概述了本项目组自主研发设计的H3MP-16多核处理器演示系统软硬件架构,并基于这一特定的系统平台,完成了两幅图像渐入渐出的Fade in Fade out算法。为了满足系统的实时性要求,讨论了针对该算法的一些优化方法,实现了基于NoC的层次化多核处理器系统片上软件效率的提高,使得演示系统取得了满意的演示效果。     

基于任务紧迫度的多处理器任务调度算法

调度算法是多核处理器操作系统设计的核心所在,如何合理地将众多任务分配给不同的资源以使整个多核处理器系统达到最佳性能,是调度要解决的首要问题.在经典多处理器任务调度算法——ONERT算法的基础上,提出一种基于任务紧迫度的改进算法,较好地弥补了ONERT算法在处理器轻载时负载不均衡的不足.通过python程序实现了该算法,并通过实验验证了该方法在处理器轻载时实现比ONERT算法更好的负载均衡.     

一种SoC程序加载与更新控制器的设计及FPGA实现

在片上系统(system on chip, SoC)设计的过程中，为了减少芯片面积和知识产权核授权成本且不降低芯片性能，一般仅在芯片内部放置静态随机存取存储器(static random-access memory, SRAM)对用户程序进行存储和修改，这样SoC就需要一种或多种合适的程序加载和更新方式。为解决现有方案存在的程序加载方式复杂、可选的存储器件单一、通用性低等问题，研究并设计了SoC程序加载与更新的硬件控制器模块。该模块最多支持3种非易失性存储器共6种存储器选择方案在上电时自举加载程序至SRAM并启动SoC、程序在线或者离线(带EXFAT文件系统)更新。最后设计基于ARM CM3内核的SoC对该模块在现场可编程门阵列(field programmable gate array, FPGA)平台进行验证，结果表明，该模块在50 MHz时钟下处理16 Kbyte程序，最快11.5 ms完成SoC自举加载启动、20.5 ms完成程序在线更新和启动、300 ms完成离线更新并启动。该模块仅与SoC内核复位相连且不与下载器通信，可嵌入其他SoC内核并根据成本自由选择存储器和下载器，在...     

多核处理器在智能间隔装置中的应用探讨

在智能间隔装置中提高系统的主频,装置的发热与成本会急剧地增加,但性能并不会成倍地提高.阐述了在智能间隔装置中使用多核处理器其硬件及软件上的优越性.通过一个应用实例,分析了多核装置的内核引导顺序及引导方式,解析了内核间内存分配模式,剖析了多核的中断处理方式、多核操作的软件可靠性和数据安全性,并详细说明了智能间隔装置中内核间任务分解的方式.相对于单核处理器而言,在智能间隔设备中使用多核处理器,通过合理的任务分解和中断向量的分配,会极大地提高系统的运算速度,但系统的发热及功耗相对增加很少,可以大大提高设备的性能,降低设备的成本.     

基于MPSoC的轻量化汽车检测系统及硬件加速 平台设计与优化

针对车辆分类检测在精度和实时性方面存在的挑战,提出了一项改进方案,以优化YOLOv5s 模型,旨在实现轻量化 的汽车检测。通过在MPSoC硬件架构的现场可编程门阵列(FPGA) 上设计系统,成功打造了一个具备高精度、快速检测和低 能耗的解决方案。为了使得模型更适合嵌入式设备部署,采用了MobileNetv3 Small 替代YOLOv5s 的主干网络,并引入卷积 块注意力模块(CBAM) 注意力机制和Inner-IoU Loss 优化方法,使模型在轻量化的同时提升了检测精度和速度。改进后的模 型相较于原始Yolov5s模型,平均精度均值(mAP) 提升了14.8%,参数量减少了49.7%,模型体积减小了40.7%,计算量减 少了48.9%,在NVIDIA 3060上,改进后的检测速度提升了48.8%,达到了82 fps。此外,还利用FPGA 对YOLOv5s 进行了 硬件加速。经过优化的系统达到了45fps 的检测帧率,并保持了较高的精度和速度,这一系统易于部署,适用于智能交通系 统,满足其高效实时监测的需求。     

可扩展多输入多输出信道高效模拟器研制

针对现有信道模拟器通道规模受限、扩展性差等缺陷,设计实现了一种可扩展的多输入多输出(multiply-input multiply-output, MIMO)信道高效模拟器。 该模拟器采用改进的坐标旋转数字计算(coordinate rotation digital computer, CORDIC)算法,只 需较少硬件资源便可实现大规模多支路的随机信道衰落精确模拟。 基于 MIMO 信道离散化模型提出了一种可扩展的硬件模拟 架构,并结合现场可编程门阵列(field-programmable gate array, FPGA)的并行处理优势,进行硬件实现及实测验证。 针对 3GPP 标准扩展车载 A 信道模型(extended vehicular A model, EVA)静态场景和时变场景的实测结果表明,所研制的 MIMO 信道模拟 器输出时延功率谱和多普勒功率谱等统计特性均与理论值吻合,可用于无线通信设备的方案验证、算法优化和性能分析。     

基于FPGA和DSP的全数字PGC解调系统设计

本文设计了基于FPGA DSP的全数字相位载波(PGC)解调系统,用于消除双臂干涉型光纤传感器中固有的相位漂移,采用FPGA实现混频相乘和低通滤波环节,采用DSP实现其余的PGC解调环节。在FPGA软件设计过程中,通过使用知识产权(IP)核提高了程序的质量和稳定性。在DSP软件设计过程中,将其余PGC解调环节设计为中断服务程序,接受FPGA产生的中断以完成后续PGC解调过程。浮点数据格式的使用提高了数据的动态范围同时提高了解调精度。实验结果验证了全数字PGC解调系统的设计。     

基于FPGA的智能化电器改进设计

利用片上可编程系统设计方法,设计了基于FPGA的智能化电器.在综合分析智能化电器结构模块的基础上,设计了构成微机保护芯片的一系列IP模块,并充分利用NiosII软核处理器的宏功能模块,组合实现线路保护的系统芯片设计.在Altera公司的FPGA作硬件仿真和测试,验证了芯片设计的正确性.     

高精度自整角机轴/角测量系统设计

介绍了一种高精度自整角机轴/角测量系统设计方法,给出了基于FPGA的硬件电路设计、仿真和数据分析。本设计重点研究了轴/角测量的一种全数字信号处理方法,在FPGA器件上实现了系统的时序控制、数字混频、FIR滤波器和轴/角转换等模块的数字电路设计,保证了系统的抗干扰性和可靠性。设计仿真与分析结果表明,采用14位数字输出可获得1.3′的轴/角测量精度,满足了自整角机轴/角测量的高精度设计要求。     

可复用SVPWM IP核的设计与实现

为了提高全数字交流伺服系统中各个功能模块的可复用性,缩短开发周期,分析了可复用IP核的设计方法与准则,依据电压空间矢量脉宽调制原理,采用自顶向下的设计方法,给出了系数整定、扇区判断、时间计算与分配、数据锁存以及PWM生成等模块的设计方法,实现了一种采用FPGA和可复用知识产权核（IPCore）相结合的全数字化速度伺服系统。仿真结果表明,该系统能够在8μs内完成矢量控制算法,其电流环、速度环的采样频率可达到20kHz以上,具有响应快速,调速范围帘等优点．此IP核功能正确．可以作为一个独立的模块嵌入到今教宰交流伺服系统中。     

基于USB的程控信号发生器设计与实现

介绍了通用串行总线(USB2.0)与FPGA实现程控脉冲信号的产生。计算机通过通用串行总线USB控制脉冲信号各个参数以及工作模式等。设计包括硬件电路、USB固件程序设计、应用程序和FPGA程序实现。     

基于SRAM型FPGA的容错性设计

随着SRAM型FPGA在航天领域中的不断应用,空间环境下单粒子翻转（single event upsets,SEU）问题不断涌现。为了加强航天电子产品在轨的可靠性与安全性,介绍了一种基于Xilinx公司Vertix-II系列FPGA的容错性设计,该设计深入研究了动态刷新（Scrubbing）原理,利用反熔丝型FPGA作为控制器实现了对SRAM型FPGA的配置数据进行ms级的周期刷新,并对2种FPGA加入了三模冗余（triple modular redundancy,TMR）及回读比较重加载方法,设计兼顾了系统重构、冗余处理和故障恢复,效果良好。实验结果表明刷新周期仅为131.2ms,远大于空间单粒子翻转率,能有效地抑制单粒子翻转效应的影响。     

基于FPGA的交流伺服驱动系统的设计与实现

提出了一种基于旋转变压器的全数字交流伺服系统设计方案。采用VerilogHDL硬件描述语言及EDA工程设计方法,将一个完整的永磁同步电机的矢量控制算法集成在一片FPGA上,实现了电机系统的高密度、小型化设计,其在航空、航天等高性能伺服系统中有较大的实用价值。论文详细介绍了位置、速度检测单元,矢量变换单元,PI调解器,SVPWM单元等基本模块的结构和设计方法。实验结果表明,该系统具有良好的动态和静态性能。