基于多级协同混淆的硬件IP核安全防护设计

传统硬件混淆从物理级、逻辑级、行为级等进行单层次混淆,没有发挥多级协同优势,存在安全隐患.该文通过对物理版图、电路逻辑和状态跳变行为的关系研究,提出多级协同混淆的硬件IP核防护方法.该方案首先在自下而上协同混淆中,采用虚拟孔设计版图级伪装门的方式进行物理-逻辑级混淆,采用过孔型物理不可克隆函数(PUF)控制状态跳变的方式实现物理-行为级混淆;然后,在自上而下协同混淆中,利用密钥控制密钥门进行行为-逻辑级混淆,利用并行-支路混淆线的方法完成行为-物理级混淆;最后提出混淆电路在网表的替换机制,设计物理-逻辑-行为的3级协同混淆,实现多级协同混淆的IP核安全防护.ISCAS-89基准电路测试结果表明,在TSMC 65 nm工艺下,多级协同混淆IP核在较大规模测试电路中的面积开销占比平均为11.7％,功耗开销占比平均为5.1％,正确密钥和错误密钥下的寄存器翻转差异低于10％,所提混淆方案可有效抵御暴力攻击、逆向工程、SAT等攻击.     

基于正交混淆的多硬件IP核安全防护设计

为了解决集成电路设计中多方合作的成员信息泄漏问题,该文提出一种基于正交混淆的多硬件IP核安全防护方案。该方案首先利用正交混淆矩阵产生正交密钥数据,结合硬件特征的物理不可克隆函数(PUF)电路,产生多硬件IP核的混淆密钥;然后,在正交混淆状态机的基础上,实现多硬件IP核的正交混淆安全防护算法;最后,利用ISCAS-85基准电路和密码算法,验证正交混淆方法的有效性。在台湾积体电路制造股份有限公司(TSMC) 65 nm工艺下测试正交混淆的多硬件IP核方案,正确密钥和错误密钥下的Toggle翻转率小于5%,在较大规模的测试电路中面积和功耗开销占比小于2%。实验结果表明,采用正交混淆的方式能够提高多硬件IP核的安全性,可以有效防御成员信息泄漏、状态翻转率分析等攻击。     

基于路径延时匹配的硬件IP核知识产权保护方法

随着集成电路产业的迅速发展,集成电路设计的安全性越来越受重视,电路设计盗用等知识产权(IP)侵权行为严重损害了设计者和消费者的权益,阻碍了集成电路产业的发展。本文提出了一种有效保护IP核的方法,通过设计一个保护电路,控制功能电路运行结果的输出,在消费者未取得合法授权时,功能电路无法正常工作,从而达到了保护电路的目的。本文将该保护方法运用在实际的电路上,进行仿真并验证了该方法的有效性。     

基于状态映射的AES算法硬件混淆设计

代码混淆利用系统自身逻辑来保护内部重要信息和关键算法,常用于软件代码的安全防护,确保开发者和用户的利益。如何在硬件电路上实现混淆、保护硬件IP核的知识产权,也是亟待解决的问题。该文通过对硬件混淆和AES算法的研究,提出一种基于状态映射的AES算法硬件混淆方案。该方案首先利用冗余和黑洞两种状态相结合的状态映射方式,实现有限状态机的混淆;然后,采用比特翻转的方法,实现组合逻辑电路的混淆;最后,在SMIC 65 nm CMOS工艺下设计基于状态映射的AES算法硬件混淆电路,并采用Toggle、数据相关性和代码覆盖率等评价硬件混淆的效率和有效性。实验结果表明,基于状态映射的AES算法硬件混淆电路面积和功耗分别增加9%和16%,代码覆盖率达到93%以上。     

设计领域必由之路——硬件／软件协同设计

这个论题内容很广泛,至少涉及到 两种不同的层次。在高层,系统 设计师在把其设计任务划分成硬件与软件前,最好确立系统级规范。它们进行性能分析,以确定CPU吞吐率一类的性能,或在状态机逻辑图上进行分离事件驱动的模拟。 如果有分析与评估工具,设计者应借助这些工具全面考虑硬件与软件的划分方案。一般来说,与成本敏感的设计倾向于用软件来实现,而性能至关重要的部分用硬件来实现。     

一种局域网IP电话驱动卡的硬件设计

从IP电话的原理入手,介绍了一种局域网IP电话驱动卡的硬件设计和实现。该驱动卡基于ISA标准总线,作为普通电话机与电脑的接口卡,完成了利用普通电话机在局域网上进行通话的基本功能。     

SoC设计领域的核心技术--软/硬件协同设计

基于IP库的SoC必将是今天与未来微电子设计领域的核心.它既是一种设计技术,也是一种设计方法学.一块SoC上一定会集成各种纯硬件IP,和作为软件载体的IP(MCU,DSP,等).因此,作为一种软/硬件平台,面向系统需求的软/硬件协同设计技术与方法一定是决定SoC设计成败的最关键因素.针对这一问题,本文从阐述软/硬件协同设计对芯片开发的关键作用开始,根据我们的研究与实践结果,具体详细展开讨论了如何针对不同的系统需求抽象,进行软/硬件规划与协同设计.     

IP软核硬件木马图谱特征分析检测方法

随着集成电路技术的飞速发展,芯片在设计、生产和封装过程中,很容易被恶意植入硬件木马逻辑,当前IP软核的安全检测方法逻辑复杂、容易错漏且无法对加密IP软核进行检测。该文利用非可控IP软核与硬件木马寄存器传输级(RTL)代码灰度图谱的特征差异,提出一种基于图谱特征分析的IP软核硬件木马检测方法,通过图谱转换和图谱增强得到标准图谱,利用纹理特征提取匹配算法实现硬件木马检测。实验使用设计阶段被植入7类典型木马的功能逻辑单元为实验对象,检测结果显示7类典型硬件木马的检测正确率均达到了90%以上,图像增强后特征点匹配成功数量的平均增长率达到了13.24%,有效提高了硬件木马检测的效率。     

基于局部逻辑伪装的IC保护方法

集成电路(IC)设计面临逆向工程的攻击,核心专利(IP)和算法被盗用,硬件安全受到威胁.该文提出一种电路伪装方法LPerturb,通过对其局部电路逻辑的扰动,实现IC电路的保护.对电路进行最大独立锥划分(MFFCs),选取被伪装的最大子电路,确保输出逻辑扰动的局部性.针对要扰动锥结点逻辑,从锥中选择被替换的逻辑单元,以...     

基于遗传算法的抗网表逆向攻击逻辑混淆方法

随着集成电路(IC)产业进入后摩尔时代,芯片一次性工程成本愈发高昂,而以逆向工程技术为代表的知识产权窃取手段,越来越严重地威胁着芯片信息安全。为了抵抗逆向工程攻击,该文提出一种基于遗传算法的自动化逻辑混淆方法,通过分析网表寄存器的拓扑网络结构,筛选逻辑节点并创建冗余连接,从而混淆词级寄存器的相似性特征,在低开销下防止逆向攻击恢复寄存器传输级的词级变量、控制逻辑与数据通路。基于SM4国密算法基准电路开展验证实验,结果表明：经该文方法混淆后,逆向结果与设计真实情况的标准化互信息相关度下降了46%,拓扑复杂度提升61.46倍,面积额外开销为0.216%;同时相较于随机混淆,该混淆方法效率提升为2.718倍,面积额外开销降低70.8%。     

一种多电源信号处理系统的保护电路设计

提出了一种采用0.18 μm BiCMOS工艺的多电源信号处理系统的保护电路.保护电路检测各个电源,以确定不同电源的状态,然后给出准确的握手信号,以保障系统正常工作.该电路采用BiCMOS工艺,设计为IP核固化,面积小,可以方便地应用于多电源信号处理系统.设计的保护电路已用于数模混合信号芯片中,在0.18 μm BiCMOS工艺上进行流片.对芯片样品电路进行测试,结果表明,保护电路IP核工作正常,能够对整个系统进行上电/掉电保护.     

软交换核心网CE设备安全保障探讨

本文对移动软交换核心网(CE,Customer Edge router)设备的安全保障方案进行研究讨论。以某省为例,分析IP承载网络CE设备运行可能存在的风险,探讨网络整改、优化方案。并且进一步对网络演进过程中A接口IP化场景下CE设备的安全组网进行探讨。旨在为核心网IP化建设进程中CE组网设备的科学规划提供一定参考。     

基于控制转换的软件保护

控制流转换可以加大程序的复杂度,降低程序的可读性,从而克制反汇编工具和攻击者对程序的解读。论文给出了循环结构和if结构混淆方法的改进方案,提出了新的混淆方法—执行流重整,并且综合利用这些方法构建了混淆器的模型。分析表明,该混淆器具有很好的混淆效果。     

基于EDA软件和FPGA的IP核保护技术

随着电路复杂性的增加,越来越多的设计者开始采用拥有知识产权的、设计良好的功能模块来加快系统开发。因此．需要相应的技术手段保护这些功能模块不被非法复制、篡改或窃取。针对FPGA开发中的知识产权保护问题,提出一种结合EDA软件和FPGA的IP（Intellectual Proterty）核保护方法,有效的防止IP核被窃取,以及防止最终在FPGA上实现设计的非法复制。