超薄栅介质的可靠性研究

一、概述 随着亚微米工艺的日趋成熟,MOS集成电路的集成度也随之大幅度提高,所用的SiO_2在不断地减薄。例如,64KDRAM(动态随机存贮器)的氧化层厚度为30～40nm,256KDRAM的氧化层厚度为15～25nm,1MDRAM和电可擦可编程序唯读存贮器(EEPROM的氧化层厚度小于10nm。如图1所示。 氧化层不仅可用作MOSFET的栅介质,还可构成动态存贮器的存贮电容,并提供器件之间的隔离层。随着集成度的提高,芯片面积不断增大,器件尺寸按比例缩小,栅介质的不稳定和击穿等成为MOS集成电路失效的主要原因。例如,在EEPROM中,隧道击穿是导致其疲劳损坏的主要原因。因此,了解、分析、提高超薄栅介质的稳定性与可靠性是十分必要的。     

光学曝光系统

<正> 半导体集成电路是在不断追求高密度和低成本的过程中发展起来的。今天,64KDRAM已发展到了全盛时期,256KDRAM 也进入了批量生产阶段。光学曝光设备也随着这些器件的发展,由接触式光刻发展到1:1反射投影式及缩小投影的分步重复式光刻,同时实现了高精度化及多功能化。上述发展的结果,导致     

边界扫描结构及其应用

1 概况随着VLSI器件的集成度增加,器件测试的困难性也随之增加。这类器件应用在整机系统后,整机系统的调试开发工作量亦随之增加。根据测试工程的需要,     

DSW6000B型缩小投影光刻机

<正> 半导体器件的真正高集成化始于刚称得上超LSI的64KDRAM,让我们沿着记忆的层次,回顾一下其发展过程吧!MOS存储器正从64KDRAM向256KDRAM乃至1MDRAM方向迅速靠拢。伴随着器件日益高集成化,光刻技术也取得了很大的发展。其中,分步投影光     

硅片检查设备

<正> 近期半导体技术的发展使得器件生产正在从批量生产的 64KDRAM 向256KDRAM 迅猛发展,并日益缩短着向1M 位、4M 位 DRAM发展的进程。与此同时,采用缩小设计法测的微细加工技术的高精度化及在更洁净的环境中加工、检测等工作亦越发为人们所注目。     

便携式和消费类电子USB应用的"非集成"方案

由于电路板空间限制,便携式电子中高集成度趋势更加明显。减少元件数量是集成带来的好处,但往往芯片组仍十分昂贵,也有其他因素驱使设计者倾向于选择分立器件。     

GaAs MESFET中的背栅效应

随着集成电路集成度的提高 ,器件间距不断减小 ,在 Ga As MESFET中产生了一种被称为背栅效应的有害寄生效应。由于器件间距越来越小 ,某一个器件的电极可能就是另一个器件的背栅 ,背栅效应影响了集成电路集成度的提高 ,因此背栅效应在国内外引起了重视。本文介绍了背栅效应及其可能的起因     

GaAs MESFET中的背栅效应

随着集成电路集成度的提高,器件间距不断减小,在GaAs MESFET中产生了一种被称为背栅效应的有害寄生效应。由于器件间距越来越小,某一个器件的电极可能就是另一个器件的背栅,背栅效应影响了集成电路集成度的提高,因此背栅效应在国内外引起了重视。本文介绍了背栅效应及其可能的起因。     

美国国半看好经久不衰的运放市场

随着半导体技术集成度的日益提高,有些人开始对单一器件的市场潜力产生疑问,美国国家半导体公司(Na—tional Semiconductor,简称国半)亚太区放大器产品部业务经理胡国佳先生则认为:“提高半导体集成度是未来发展方向,但单一器件市场并没有萎缩,新的应用还在不断开发,并且蕴藏着无限发展潜力。”     

防静电胶带在SMT接料工艺作用

当前,随着电子元器件制造技术的飞速发展,特别是元器件的小型化和集成电路的集成度不断提高,采用0．15—0．25mm制造工艺的CMOS器件被广泛使用。其耐击穿电压通常在50V-100V之间,有着更高集成度的超高速、高频IC器件,对静电更为敏感。有的VMOS器件耐压只有30V,这就给含有上述静电敏感器件产品的生产制造过程,提出了更严格的静电防护要求。     

为微控制器应用开发PLD产品

概述 一些微控制器的用户也使用可编程逻辑器件(PLD),增加现有MCU不具备的硬件功能,或为整个系统性能至关重要的功能提供硬件加速。随着超大容量的PLD象APEX 20KE系列的出现,它可以把整个16和32位MCU或微处理器以及系统设计者所要求的更多功能整合到单个可编程器件中。这种方式实现的更大集成度可以满足许多     

超大规模集成电路的可靠性

超大规模集成电路(VLSI)的可靠性与集成度的增加是相互联系着的。集成度的提高,芯片增大、器件尺寸按比例缩小,采用革新电路和多层结构,致使VLSI的失效机理更加复杂,除了讨论过的分立器件的失效机理之外,还包括以下几个方面的问题: (1)VLSI广泛采用多层结构,布线宽度变窄,电流密度增大和功耗增加,电迁移导致产品寿命缩短的问题愈加严重;     

半导体表面净化技术

在半导体器件制作中,须将晶片清洗后才进行工艺操作。随着构成器件各部分尺寸逐步缩小,结构日趋复杂,集成度不断增加,对净化的要求也相应提高。为此,需要不断探索新型净化剂和净化装置及其方法。同时,还必须加强污染表面的分析研究。     

低温微电子器件和电路——微电子学的研究前沿

一、微电子学发展的需要随着微电子器件、电路和系统的设计理论和工艺制备技术的发展,目前,在微电子技术某些方面,已面临着一种必须依靠低温才能解决问题的趋势.低温微电子学单独作为一学科发展方向问世,主要由以下几方面的因素促成:1.过去二十年来,集成电路的集成度每十年增加100倍,目前代表性产品是兆位动态随机存储器,集成度达到每芯片数百万个元件.由于CMOS电路独特的低功耗,高抗干扰能力等特点,已成为八十年代超大规模集成电路的主流工艺和技术.集成度的不断提高和器件尺寸的不断减小,正向其极限逼近.到九十年代初期,光学图形转移技术将会达到极限:     

低压和高压半导体设备应用述评

一、引言 整个半导体工业随着半导体器件集成度的不断提高,对设备的要求也越来越高。随着器件最大几何尺寸的缩小,芯片上更高的集成只能通过各个器件按比例缩小的方法来实现。系指在缩小横向尺寸的同时缩小器件的纵向尺寸,这是通向超大规模集成电路的主要途径。随之而来     

双极晶体管的杂质扩散行为及其BiCMOS工艺优化

双极晶体管的杂质扩散行为及其ＢｉＣＭＯＳ工艺优化王界平编译１　引言各种仪器、设备性能的改进，要求集成电路进一步提高其集成度。随着集成度的提高，一方面可以改善性能、提高可靠性；另外也能降低成本、方便维修。提高集成度可以着眼于以下三个方面：（１）缩小器件...     

未来专用标准器件的主流：CSOC

随着半导体工艺的线宽达到0.1μm,器件集成度的提高,密度增加,速度提高,引出腿不断增加,原来芯片受内核逻辑的复杂度限制,现在变成受引出腿的焊盘数目限制;另外,ASIC(专用集成电路)器件的内核有空间来放置可编程逻辑的IP核,可以在ASIC中嵌入FPGA(现场可编程门阵列),实现可编程或可配置的特性等,使系统设计和逻辑设计将逐步转移到可以通过可编程逻辑进行     

SiO_2中电子束辐照产生的电子陷阱

<正> SiO_2中的陷阱在MOS短沟道器件的设计中是一重要限制,随着MOS集成电路集成度的提高,器件尺寸的缩小,必须考虑器件的热电子效应,SiO_2中陷阱的存在使热电子注入后器件性能发生变化,严重影响器件的稳定性、可靠性,另外电子束曝光、离子刻蚀、     

ADI展示下一代无线基站解决方案——双芯片IF接收机

随着丰富的多媒体内容的提供,无线基础设施需要能够支持更高数据带宽的器件,并且对器件的集成度和优化也提出了更高的要求,而首当其冲需要变革的就是通信产业的发展基础——基站设计。对此ADI公司在日     

一种创新的晶圆级热载子并行测试方法

引言随着VLSI集成度的日益提高,MOS器件尺寸不断缩小至亚微米乃至深亚微米,热载子效应已成为最严重的可靠性问题之一。现今,为了降低成本,减少周期,不断的提高工艺,晶圆级的器件可靠性测试愈来愈被广泛的应