圆片级芯片尺寸封装技术及其应用综述

综述了圆片级芯片尺寸封装(WL—CSP)的新技术及其应用概要,包括WL-CSP的关键工艺技术、封装与测试描述、观测方法和WL—CSP技术的可靠性及其相关分析等。并对比研究了几种圆片级再分布芯片尺寸封装方式的工艺特征和技术要点,从而说明了WL-CSP的技术优势及其应用前景。     

圆片级封装的凸点制作技术

圆片级封装是一种先进的电子封装技术,近年来,圆片级封装技术的发展速度很快,主要应用于系统级芯片、光电器件和MEMS等.凸点制作是圆片级封装工艺的关键工序,目前凸点制作工艺方法有多种,重点介绍常用的电镀法、植球法和蒸发沉积法凸点工艺,分别介绍这三种凸点制作技术的工艺流程、关键技术.     

焊球植球凸块工艺的可靠性研究

焊球植球是一种最具潜力的低成本倒装芯片凸块制作工艺.采用焊球植球工艺制作的晶圆级芯片尺寸封装芯片的凸块与芯片表面连接的可靠性问题是此类封装技术研究的重点.为此,参考JEDEC关于电子封装相关标准,建立了检验由焊球植球工艺生产的晶圆级芯片尺寸封装芯片凸块与芯片连接及凸块本身是否可靠的可靠性测试方法与判断标准.由焊球植球工艺生产的晶圆级芯片尺寸封装芯片,分别采用高温存储、热循环和多次回流进行试验,然后利用扫描电子显微镜检查芯片上凸块剖面的凸块下金属层分布和测试凸块推力大小来验证凸块的可靠性.试验数据表明焊球植球工艺生产的晶圆级芯片尺寸封装芯片具有高的封装连接可靠性.     

超级CSP—一种晶圆片级封装

研究了圆片级芯片尺寸封装。使用再分布技术的圆片级封装制作了倒装芯片面阵列。如果用下填充技术，在再分布层里和焊结处的热疲劳应力可以减小，使倒装芯片组装获得大的可靠性。     

倒装再分布技术及应用

随着半导体技术的发展,封装工艺与圆片工艺的联系越来越密切,特别是倒装技术的发展及广泛应用。由CSP到WL-CSP,再到TSV技术,封装技术的发展越来越迅速。倒装技术是发展的关键技术,它包括再分布技术、凸点底层金属（UBM）技术、凸点制备技术、倒扣焊接技术和底部填充技术等。文章介绍了传统芯片通过再分布设计及工艺解决实现倒装工艺,为倒装技术以及新技术的开发和应用提供了良好的途径和广阔的空间。     

圆片级封装技术——超CSPTM

文章论述了超CSPTM圆片级封装技术工艺。在封装制造技术方面此CSP封装技术的优越性在于其使用了标准的IC工艺技术。这不仅便于圆片级芯片测试和老炼筛选,而且在圆片制造末端嵌入是理想的。同时,文章也论述了超CSP封装技术的电热性能特征。     

圆片级封装的一些基本原则

<正> 圆片级封装(WLP)技术正在流行,这主要是它可将封装尺寸减小至IC芯片大小,以及它可以圆片形式成批加工制作,使封装降低成本。WLP封装成本还会随芯片尺寸减小相应下降。此外,由于对电路封装、测试、分离和发运已知好电路可进行流水线作业和管理,从而进一步降低了封装总成本和缩短了周期     

晶圆级芯片规模封装——微型表面贴装元器件

概述了美国国家半导体的晶圆级芯片规模封装技术——也就是微型表面贴装元器件(Mi-croSMD)。采用8I/O数、凸点节距为0.5mm封装论证此新型封装技术,该技术满足于低管脚数模拟和无线元器件。较高管脚数(多达48)产品扩展在各种范围的限定条件之内。论述了封装结构、工艺流程及封装可靠性,并阐述了板级组装工艺过程和互连可靠性。     

圆片级组装、测试一体化的后道工艺

<正> 为了在半导体后道制造工艺中有效地应用摩尔比例缩小定律,必须要有一体化的圆片级封装工艺,并且,它可以以圆片的形式进行测试、老化和其它操作。到目前为止,已有多种圆片级封装技术的报导,但几乎都没有涉及到圆片级的测试和老化问题。一种新的技术可以使圆片级 CSP(芯片尺寸封装)、圆片级测试和最终组装一体化。其核心技术是直接在圆片上制作微弹簧接触器。这类接触器已被25个以上半导体厂家和测试工厂广泛用于高平行度探针卡上。圆片上的接触器,在老化和测试中被用作柔性弹性接触接口,在组装中被用作一级互连——焊接或插接芯片到衬底上。     

"魔法"激光划片-MAHOH

划片工艺概述划片工艺隶属于晶圆加工的封装部分,它不仅仅是芯片封装的核心关键工序之一,而且是从圆片级的加工(即加工工艺针对整片晶圆,晶圆整片被同时加工)过渡为芯片级加工(即加工工艺针对单个芯片)的地标性工序。从功能上来看,划片工艺通过切割圆片上预留的切割划道(street),将众多的芯片相互分离开,为后续正式的芯片封装做好最后一道准备。划片工艺的发展历程在最早期,人们通过划片机(Scriber)来进行芯片的切割分离,其过程类似于今天的手工划玻璃,用金刚刀在被切割晶圆的表面刻上一道划痕,然后再通过裂片工艺使晶圆沿划痕分割成单个芯…     

Ultrathin wafer level chip size package

The ShellCase wafer-level packaging process uses commercial semiconductor wafer processing equipment. Dies are packaged and encapsulated into separate enclosures while still in wafer form. This wafer level chip size package (WLCSP) process encases the die in a solid die-size glass shell. The glass encapsulation prevents the silicon from being exposed and ensures excellent mechanical and environmental protection. A proprietary compliant polymer layer under the bumps provides on board reliability. Bumps are placed on the individual contact pads, are reflowed, and wafer singulation yields finished packaged devices. This WLCSP fully complies with Joint Electron Device Engineering Council (JEDEC) and surface mount technology (SMT) standards. Such chip scale packages (CSP's) measure 300-700 μm in thickness, a crucial factor for use in various size sensitive electronic products     

WL-CSP reliability with various solder alloys and die thicknesses

WL-CSP is a low profile, true chip size package that is entirely built on a wafer using front-end and back-end processing. A new wafer level chip-scale package (WL-CSP) technology has been evaluated using a test vehicle, which has a 0.5 mm pitch of an 8 × 8 array of bumps on a 5 × 5 mm² die. The bump structure and package geometry have been optimized using simulation and validated by experimentation. The board used for reliability testing is a 1.2 mm thick, 2-layer FR-4 board with non-soldermask defined landpads with OSP (organic solderability preservative). The landpads are the same diameter as the 250 μm redistribution dielectric via size. Reliability data will be presented for three solder alloys and two wafer thicknesses. The first evaluation compares the reliability of solder alloys SnPbAg and two Pb-free alternatives: SnAgCu and SnCu. The second evaluation evaluates the potential reliability improvement of WL-CSPs by thinning the wafers. Standard thickness WL-CSP wafers are 27-mils. Wafers were thinned down to 4-mils thickness using two techniques. The first method is standard wafer backgrinding. The second is plasma etching, which results in a damage-free surface and improves wafer and die strength.     

低g值微惯性开关防粘连结构的设计与制作

低g值微惯性开关是一种感受惯性加速度、执行开关机械动作的精密惯性装置。为了解决开关芯片在清洗干燥过程中的粘连问题,提高器件的成品率,提出了防粘连的梯形凸台结构。该结构尺寸约为135μm×135μm×20μm,采用玻璃无掩膜湿法腐蚀技术在深约85μm的玻璃封盖底部实现。通过减小质量块与玻璃封盖底部的接触面积,弱化液体表面张力和范德华力的影响,避免了粘连现象的发生,使得低g值微惯性开关芯片在清洗干燥环节的合格率约达95%。采用MEMS体硅加工工艺和圆片级封装技术,完成了带有防粘连凸台结构的低g值微惯性开关的制作。玻璃无掩膜湿法腐蚀技术具有工艺简单、便于操作等优点,它的成功应用较好地满足了器件产业化的要求,为批量研制低g值微惯性开关提供了可靠的工艺基础。     

Quality factor measurement of micro gyroscope structure according to vacuum level and desired Q-factor range package method

A micro-machined gyro chip of gyroscope is normally packaged in specific vacuum level to get the specific quality factor(Q-factor). If the Q-factor is too high, frequency tuning and the approximate matching between driving and sensing comb structure become difficult, and if the Q-factor is too low, its sensitivity decreases. The optimum Q-factor of our gyro chip design is 4000 range. To get this range, we measured the drive mode Q-factor as vacuum level of our gyro chip and we found that the vacuum level of the desired Q-factor 4000 is in the range of 740 mTorr. Based on this data, we fabricate the wafer level package gyro chip of the desired Q-factor by controlled the basic pressure of package bonding chamber just prior to the bonding process. After wafer level package process, we measured Q-factor of whole samples. Among 804 samples, 502 packaged gyro chips are worked and the Q-factor of 67% samples is between 3500 and 4500 range.     

Wafer level chip scale packaging (WL-CSP): an overview

Several wafer level chip scale package (WLCSP) technologies have been developed which generate fully packaged and tested chips on the wafer prior to dicing. Many of these technologies are based on simple peripheral pad redistribution technology followed by attachment of 0.3-0.5 mm solder balls. The larger standoff generated by these solder balls result in better reliability for the WLCSP's when underfill is not used than for equivalent flip chip parts. Rambus^TM RDRAM and integrated passives are two applications that should see wide acceptance of WLCSP packages     

基于GaAs背孔工艺监控研究

在GaAs背孔工艺制作中,通孔良率影响着后续溅镀、电镀金属层与正面金属互联,在该道关键制程中缺乏有效的监控方法。在背孔工艺中,采用FIB、SEM的方式对ICP蚀刻后的晶圆进行裂片分析,这无疑大大增加了研发成本,裂片分析也仅仅是当前晶圆的通孔良率,且分析孔洞数量有限,本身存在局限。提出在晶圆正面依次沉积Si3N4/PI/Si3N4=600 nm/1.6μm/800 nm,采用ICP蚀刻,蚀刻气体为Cl2/BCl3,在光学显微镜(OM)20倍率下便可观察到晶圆正面第一特征蚀刻通孔印记和印记尺寸较原始尺寸单边大10μm的第二通孔特征,该监控方式节省研发成本且统计良率直观,可及时反馈通孔良率,监控产品的可靠性、可再现性。     

一种基于CMOS工艺的电平转换芯片

基于CSMC 2P2M 0.6 μm CMOS工艺设计了一种电平转换芯片.整体电路采用Hspice和CSMC 2P2M的0.6 μm CMOS工艺的工艺库(06mixddct02v24)仿真,基于CSMC 2P2M 0.6 μm CMOS 工艺完成版图设计,并在一款多功能数字芯片上使用,版图面积为1mm×1mm,并参与...     

反应离子深刻蚀中硅/玻璃结构footing效应的实验研究

针对反应离子深刻蚀中硅/玻璃键合结构的footing效应问题,用实验方法进行了研究.通过2～4和0.01～0.03Ω·cm两种不同电导率的硅结构过刻蚀的对比,以及对50,20和5μm三组不同间隙高度的器件结构过刻蚀的对比,揭示了单晶硅结构的电导率及器件结构和玻璃衬底间隙高度对footing效应的影响.实验结果显示电导率为2～4Ω·cm的硅结构比电导率为0.01～0.03Ω·cm的硅结构footing效应严重;硅结构和玻璃衬底的间隙为5μm的比间隙为20和50μm的footing效应严重, 对这一现象的理论分析认为,被刻蚀的硅的电导率越高, 硅结构与玻璃衬底的间隙越大,footing效应越不明显.本文中不同电导率和不同间隙高度的实验对比结果可以为硅微传感器材料类型的选取和器件的优化设计提供参考.