利用BS产生浮点运算附加位的两种方法

本文介绍了在浮点数加减运算中利用桶式移位器产生附加位（保护位、舍入位和粘接位）的两种方法。     

X-DSP ALU与移位部件的设计与实现

X型DSP是我们自主研发的一款低功耗高性能DSP。对X型DSP的CPU体系结构进行了深入研究,在详细分析X型DSP的ALU部件和移位器部件相关指令基础上,对ALU与移位器部件进行了设计与实现。采用Design Compiler综合工具,基于SMIC公司0.13um CMOS工艺库对ALU移位部件进行了逻辑综合,电路功耗共为4.2821mW,电路面积为71042.9804m2,工作频率达到250MHz。     

一种适用于分组密码算法芯片的IP核设计研究

文章对一种适用于分组密码算法的循环移位器IP核的设计进行了研究,该IP核的可重构设计使其具有可复用性。文章在进行循环移位运算的算法和性能分析的基础上,对循环移位器IP软核与硬核的设计作了详细阐述。     

16位DSP处理器的移位器的研究

本文从移位器的功能描述、结构分析入手,并详细阐述了一款16位DSP处理器的高频率低功耗移位器的三个模块的设计。     

反馈移位寄存器在通用可重构处理器上的配置生成与优化设计

在序列密码算法中,反馈移位寄存器的操作使用频率高且移位位宽和反馈网络灵活多变,针对目前还没有一个通用可配置,支持不同规模的移位寄存器实现方法。本文利用通用可重构处理器基本运算单元数据流和控制流可配置的特点,充分挖掘移位寄存器中并行流水潜力,在通用可重构处理器上,设计反馈移位寄存器的四种不同实现方案,并对算子在通用处理器以及可重构处理器模型上进行性能对比分析。实验表明,运用可重构的方法实现A5密码算法中的反馈移位寄存器效率较Intel ATOM230处理器提高12.6倍,最后在考虑可重构处理器资源制约的条件下,对反馈移位寄存器的实现方法进行优化讨论。     

基于IEEE802.16e的LDPC编译码方案设计及实现

文中提出了基于IEEE802.16e协议的LDPC码编译码器设计方案.在编码方案中,采用线性复杂度编码,设计了部分译码桶式移位器实现其核心部件矩阵向量乘法器.提高了编码速度,降低了逻辑资源占用量.在译码方案中,针对LOG-BP算法中非线性运算较复杂,译码过程中校验节点更新模块信息量大,消耗资源多的问题,提出用CORDIC算法实现校验节点更新模块,较之传统的LUT方法,节省了大量硬件资源.实验结果表明,本方案在保证LDPC编译码速度和性能的前提下,节约了硬件资源.     

可重构移位单元的设计与实现

在对称密码算法中移位操作使用频率非常高,尤其是在密钥生成中的应用。但各种算法之间的移位位宽和移位长度并不一致,所以现有的密码处理系统中还没有一个通用的移位单元支持所有对称密码算法的移位操作。本文在研究了多种对称密码算法的基础上,分析了高效灵活实现移位单元的方法,并提出了一种基于多级网络的可重构移位单元,它可以支持4/8/28/32/128-bit移位位宽以及可变移位长度的移位操作。此单元的设计与实现,不仅增强了密码处理单元的通用性,还使得可重构密码芯片的实现成为可能。     

基于FPGA实现快速移位器的设计方案比较

该文讨论了在FPGA中的用高层次设计方法实现快速移位器时,对不同位数的移位器,全译码,部分译码和全编码三种实现方案如何选取。     

一种通用的低成本QC-LDPC码译码结构

提出一种通用的QC-LDPC码译码器架构.该架构采用一种特殊的绑定结构和一个可配置的循环移位网络,实现了多码率变码长的LDPC译码,可以应用在多标准数字通信系统中.同时,该结构使存储单元的利用率提高了13倍.提出的可配置数据交换网络可以使存储单元和运算单元之间的连线规则化,降低了连线复杂度.基于该结构,本文实现了符合中国数字电视地面传输标准DTMB中LDPC译码器,在SMIC0.18um标准COMS工艺下,芯片面积约为8mm2;在时钟频率50MHz,迭代次数15次,8比特量化的条件下,吞吐率可达91Mbps.     

基于IEEE802．16e的LDPO编译码方案设计及实现

文中提出厂基于IEEE802.16e协议的LDPC码编译码器设计方案。在编码方案中,采用线性复杂度编码,设计了部分译码桶式移位器实现其核心部件矩阵向量乘法器,提高了编码速度,降低了逻辑资源占用量。在译码方案中,针对LOG-BP算法中非线性运算较复杂,译码过程中校验节点史新模块信息量大,消耗资源多的问题,提出用GORDIC算法实现校验节点更新模块,较之传统的LUT方法,节省了大量硬件资源。实验结果表明,本方案在保证LDPC编译码速度和性能的前提下,节约了硬件资源。     

基于电平转换器的物理不可克隆函数电路设计

提出一种基于通用交叉耦合电平转换器的低开销新型物理不可克隆函数的电路设计.该设计只需在传统电平转换电路中引入一个额外的开关晶体管,用来切换电平转换器的差分工作模式和共模工作模式,利用交叉耦合网络中两个PMOS晶体管由于开关速度不同所引起的输出电压的不确定性,通过共模模式输出获取所必需的熵值.该电路采用标准65 nm C...     

汽车电子排档系统

介绍了一种作为电控机械式变速箱接口部件的电子排档系统工作原理,研究了系统的电路结构并设计了软件系统.以霍尔效应为基础,建立了排档永磁体磁场模型,并分析了霍尔传感器在电子排档上的应用.最后该系统通过了装车试验,并取得了良好的控制效果.     

Design of low power,high speed 4 bit binary to Gray converter with 8 × 4 barrel shifter using nano dimensional MOS transistor for arithmetical,logical and telecommunication circuit and system application

In this work the design of 4 bit binary to Gray code converter circuit with 8 × 4 barrel shifter has been carried out. The circuit has been designed using metal oxide semiconductor (MOS) transistor. The verification of the functionality of the circuits has been performed using Tanner-SPICE software. Power consumption and speed are the major design metrics for very large scale integrated circuit. In this work the average power consumption and gate delay analysis of 4 bit binary to Gray converter with 8 × 4 barrel shifter has been carried out using nano dimensional MOS transistor having channel length of 150 nm. Power consumption, delay analysis has been carried out for different set of supply voltage. It has been observed that power consumption of the 4 bit binary to Gray converter with 8 × 4 barrel shifter has been reduced by reducing the power supply voltage V_DD. The power consumption and delay offers by the circuit is very less. At 1 V V_DD, power consumption and delay are 0.15 μW and 52.7 ps respectively. Therefore the circuit is suited for low power and high speed application in the area of arithmetical, logical and telecommunication.

     

一种用于高能离子注入机射频加速的数字移相器设计

设计了一种基于STM32F405RGT6微处理器和AD9959的高能离子注入机射频加速用数字移相器,首先介绍了移相器的系统组成和工作原理及如何实现高能离子注入机多腔射频加速系统中射频电源的相位控制,然后对微处理器、DDS芯片AD9959、时钟分配芯片AD9510等硬件电路原理和控制软件设计作了详细的介绍;实验结果表明该移相器实现了16通道正弦信号输出,输出波形频率和相位值分辨率分别高达0.02Hz和0.05°,可以完成任意两路之间的相位差调节和设置。该移相器结构简单,性能稳定可靠,能够满足高能离子注入机多腔射频加速系统中射频电源的相位控制要求。     

快速低功耗高低压转换电路设计研究

高低压转换电路性能的好坏直接影响了各种驱动芯片的功耗和频率特性。通过对几种典型的高低压转换电路进行比较,分析影响高低压转换电路的功耗和延迟时间的因素,提出两种改进电路的思路和方法。     

Fault‐tolerant display image‐data‐manipulation unit for system‐on‐panel

Abstract— Bit‐partitioned and conventional shifts, as well as type transformations of multimedia data, are frequently used for display image‐processing systems. A data manipulation unit with fault‐recovery capability based on redundancies is proposed for system‐on‐panel with low processing technology yield. Utilizing data manipulations that are similar to normal shift operation, a proposed data‐manipulation unit is designed with a few additional paths added to the existing barrel shifter. The design methodologies are verified with FPGA and the performance is evaluated in terms of the advantages.     

快速低功耗高低压转换电路设计研究

高低压转换电路性能的好坏直接影响了各种驱动芯片的功耗和频率特性。通过对几种典型的高低压转换电路进行比较，分析影响高低压转换电路的功耗和延迟时间的因素，提出两种改进电路的思路和方法；     

AVS及H.264双模可变长解码器设计

为使视频解码芯片能同时兼容AVS及H.264这2种视频编码标准,设计一种双模可变长解码器。该设计复用码流缓冲移位和指数哥伦布解码模块,采用组合逻辑电路查找码表,对AVS和H.264码表进行优化与重组。在ModelSim环境下完成仿真测试,并通过FPGA芯片进行综合验证。结果表明,该设计能有效支持AVS和H.264 2种标准,减小电路资源消耗和面积,并提高查找表的查找效率。