符合CMMB标准的LDPC解码器设计

根据CMMB中LDPC码校验矩阵的结构特点,提出了一种部分并行译码结构的实现方法,并在Altera的StratixlI-EP2S180F1020C3型FPGA上实现了这种结构.该设计合理利用了LDPC校验矩阵的规律,使用了一种适当的存储器调用的控制策略.在几乎不增加硬件资源的情况下,实现了两种码率的复用.     

面向IEEE802.16e的高效LDPC编码器设计

基于矩阵乘法的高斯消元法提出了一种通用的LDPC编码器结构,该结构使用移位寄存器和简单的选线实现了复杂的矩阵向量相乘运算并且不需要存储庞大的校验矩阵。然后根据IEEE 802.16e标准中对校验矩阵的定义,利用FPGA实现了编码器的硬件结构,并且由仿真结果可知这种LDPC编码器结构降低了逻辑资源开销,提高了编码速度。     

一种π-旋转LDPC码的Min-Sum译码算法

π-旋转LDPC码结构规则,存储量少,易于硬件实现。给出一种新的π-旋转LDPC码编码、解码方法。根据校验矩阵的半规则化结构,给出校验矩阵行索引和列索引矩阵的构造方法。基于这种索引矩阵,给出一种运算量较少的编码、Min-Sum译码算法。这种编译码方法甚至不需要构造真正的H矩阵。     

一种可快速编码的QC-LDPC码构造新方法

为解决LDPC码的编码复杂度问题,使其更易于硬件实现,提出了一种可快速编码的准循环LDPC码构造方法。该方法以基于循环置换矩阵的准循环LDPC码为基础,通过适当的打孔和行置换操作,使构造码的校验矩阵具有准双对角线结构,可利用校验矩阵直接进行快速编码,有效降低了LDPC码的编码复杂度。仿真结果表明,与IEEE 802.16e中的LDPC码相比,新方法构造的LDPC码在低编码复杂度的基础上获得了更好的纠错性能。     

一种基于均匀环路的LDPC码校验矩阵的构造方法

LDPC码作为一种新的接近香农极限的信道编码方式,引起了广泛的注意。本文在总结出LDPC码校验矩阵的初等变换环路不变性和环路长度性质的基础上,提出了一种基于均匀环路的校验矩阵构造的新思路,而且还可以通过校验矩阵的矩阵初等变换得到其校验矩阵簇,在该簇中可以挑选编码复杂度低的LDPC码用在实际传输中。     

LDPC码的有效编码算法研究

LDPC码编码结构中短环的存在,导致译码时的重复迭代,降低了译码性能。介绍了一种编码算法,该算法先通过Richardson和Urbanke提出的Efficient编码算法对LDPC码的校验矩阵优化,然后再主要研究其二分图中长度为4的短环,提出了一种校验矩阵H的消4-环算法。最终实现了降低编码的复杂度的同时,译码效率也得到提高。     

低复杂度的LDPC码联合编译码构造方法研究

LDPC码因为其具有接近香农限的译码性能和适合高速译码的并行结构,已经成为纠错编码领域的研究热点。LDPC码校验矩阵的构造是基于稀疏的随机图,所以该类码字编码和译码的硬件实现比较复杂。以单位阵的循环移位阵为基本单元,构造LDPC码的校验矩阵,降低了LDPC码在和积算法下的译码复杂度。同时考虑到LDPC码的编码复杂度,给出了一种可以简化编码的结构。针对该方案构造的LDPC码,提出了消除其二分图上的短圈的方法。通过大量的仿真和计算分析,本文比较了这种LDPC码和随机构造的LDPC码在误码率性能,圈长分布以及最小码间距估计上的差异。     

面向5G的LDPC码正则校验矩阵设计研究

3GPP已确定LDPC码为eMBB场景数据业务信道长码块编码方案,正则校验矩阵是LDPC正则编码的关键。正则校验矩阵是一种稀疏矩阵,分解成6个子阵后,既简化了正则校验矩阵的设计,又方便了发射端的数据编码和接收端的数据解码。在讨论设计正则校验矩阵的基本条件后,对基于近似下三角形奇偶校验的正则校验矩阵的编码进行了分析,在此基础上设计了7款正则校验矩阵,并通过仿真全面分析了这些正则校验矩阵的性能及设计中的注意事项,指出了正则校验矩阵的编码译码性能所依靠的重点,为研究LDPC编码提供了重要参考。     

π-旋转LDPC码的高效并行编译码结构设计

该文设计了一种π-旋转LDPC码并行编/译码电路结构.利用π-旋转LDPC码的规则化旋转结构,编码、译码电路实现了分组并行处理.在信息迭代过程中,利用校验矩阵的旋转结构,使用一种二维数组存储译码迭代信息,不需要地址索引、只需通过映射即可取出所需参与运算的变量/校验信息,实现了迭代信息的分散存储、映射提取.这种分组、旋转...     

CCSDS系统中LDPC译码器的实现

针对CCSDS系统中低密度奇偶校验码(LDPC),提出了一种低复杂度高速并行译码器实现方法。该方法利用LDPC码校验矩阵的循环结构特性,在传统的和积译码算法(SPA)上做了改进,使得在迭代次数为8的情况下,译码性能与理论值基本一致。     

GB20600标准的LDPC码的改进

尽管LDPC码已经被GB20600标准采纳作为信道编码,与其它LDPC码相比,在同样码长和码率的情况下,GB20600 LDPC码误码率性能并非最佳;GB20600标准的LDPC码的码长达7493,存在编码复杂性问题,但是GB20600 LDPC码未采用基于校验矩阵的快速算法,这给GB20600 LDPC编解码器的硬件实现带来较大的困难。本文在现有GB20600 LDPC码的设计框架下,对GB20600中LDPC码的校验矩阵进行了修改,在此基础上提出一种有效的LDPC码的快速迭代算法,使编解码器的硬件易于实现。改进后的LDPC码的编码算法具有较低的实现复杂度。仿真结果表明,改进后的LDPC码的误包率性能优于现GB20600中LDPC码的误包率性能。      

一种基于本原多项式的LDPC码构建新算法

在分析传统LDPC编码方式的基础上,提出一种基于本原多项式实现LDPC编码的新方法.根据特定LDPC码长选择合适的本原多项式作为子矩阵,对子矩阵进行行列分解、组合,最终构建LDPC码校验矩阵H.仿真实验结果和工程应用证明:新算法构建的LDPC码在恶劣的通信环境下,误码率、误帧率优于传统Mackay - LDPC码,具有...     

基于矩阵分块的LDPC码快速编码结构研究

低密度奇偶校验(LDPC)码由于具有接近香农限的性能和高速并行的译码结构而成为研究热点。然而,当码长很长时,编译码器的硬件实现变得很困难。文章从编译码实际实现的角度出发,提出一种基于分块的LDPC码下三角形校验矩阵结构,降低了编译码复杂度,不仅可以实现线性时间编码,同时还可以实现部分并行译码。仿真结果表明,具有这种结构的LDPC码和随机构造的LDPC码相比具有同样好的纠错性能。     

基于FPGA的LDPC编码设计

针对低密度奇偶校验码（简称LDPC码）的直接编码运算量较大、复杂度高,根据Richardson和Urbanke（RU）建议的编码方案,介绍一种适于在FPGA上实现,利用有效校验矩阵来降低编码复杂度的LDPC编码方案,给出了编码器设计实现的原理和编码器的结构和基本组成。在QuartusⅡ7．2软件平台上采用基于FPGA的VHDL语言实现了有效的编码过程。结果表明：此方案在保证高效可靠传输的同时降低了实现的复杂度。这种编码方案可灵活应用于不同的校验矩阵日,码长和码率的系统中。     

高误码率下LDPC稀疏校验矩阵重建

针对LDPC重建问题,提出了一种可直接重建LDPC稀疏校验矩阵的算法。首先,根据传统重建算法原理,详细分析了传统重建算法存在的缺陷以及缺陷存在的原因;其次,基于LDPC稀疏矩阵的特性,通过多次随机抽取码字中部分比特序列进行高斯消元,同时为了可靠实现抽取的比特序列能包含校验节点,基于一次抽取包含校验节点的概率,确定多次随机抽取的次数;最后,在误码条件下,基于疑似校验向量关系成立的统计特性和最小错误判决准则,实现稀疏校验向量的判定。仿真结果表明,所提算法在误码率为0.001的条件下,针对目前IEEE 802.11协议中大部分LDPC的重建率能达到95%以上,且噪声稳健性优于传统的重建算法,同时所提重建算法不仅不再需要对校验矩阵稀疏化处理,而且对于双对角线与非双对角线形式的校验矩阵都具有较好的通用性。     

基于循环移位矩阵的LDPC码构造方法研究

论文提出了一种将矩阵分块并以单位阵的循环移位阵为基本单元构造LDPC码的校验矩阵的方法,降低了LDPC码在和积算法下的译码复杂度。同时,基于这种循环移位矩阵构造的类下三角结构可以减小编码复杂度。仿真和分析结果表明,这种LDPC码相对于随机构造的LDPC码在环长分布、最小汉明距离以及误码率性能方面也具有优越性。     

一种改进的基于有限域的准循环LDPC码设计方法

结合有限域方法和具有简单递归编码特性的Tam结构,提出了一种新的准循环LDPC码构造方法.该方法首先利用有限域方法构造出校验矩阵,并得到其相应的指数矩阵,接着采用具有Tam结构的校验矩阵对应的二元基矩阵,两者进行掩膜运算(mask),得到新的指数矩阵,最后构造出的准循环LDPC码兼具有限域方法的良好纠错特性和Tam结构的简单递归编码特性.仿真结果表明,所提方法构造的准循环LDPC码的BER(Bit Error Rate)性能要优于Tam码和802.16e码.     

基于FPGA的LDPC编码设计

针对低密度奇偶校验码(简称LDPC码)的直接编码运算量较大、复杂度高,根据Richardson和Urbanke(RU)建议的编码方案,介绍一种适于在FPGA上实现,利用有效校验矩阵来降低编码复杂度的LDPC编码方案,给出了编码器设计实现的原理和编码器的结构和基本组成.在Quartus Ⅱ 7.2软件平台上采用基于FPGA的VHDL语言实现了有效的编码过程.结果表明:此方案在保证高效可靠传输的同时降低了实现的复杂度.这种编码方案可灵活应用于不同的校验矩阵H,码长和码率的系统中.     

一种高性能全分集LDPC码的构造方法

块衰落信道上全分集LDPC的构造与性能分析成为近期研究的热点。ML译码算法下全分集LDPC码可以通过设计列满秩的校验子矩阵来实现。然而,基于ML准则的全分集码字,采用迭代译码算法时,不能保证全分集。因此,该文通过设计特定结构的校验矩阵,实现了在迭代译码算法下能取得全分集的LDPC码,分析了其密度演化过程。 在此基础上,进一步研究了全分集LDPC码字结构与性能的关系,提出了提高全分集LDPC码编码增益的方法。仿真结果表明,该文构造的LDPC码不仅能够取得全分集,并且具有较高的编码增益。     

准规则Q矩阵LDPC码编码器设计

设计了一种准规则Q矩阵LDPC码编码器.该编码器基于准规则Q矩阵LDPC码的校验矩阵,其编码复杂度与信息位的长度成正比,有效降低了编码复杂度和设计难度.在Quartus Ⅱ平台上用FPGA实现了该编码器,结果证明其硬件资源占用很少.