基于IDDQ扫描的SOC可测性设计

超深亚微米工艺和基于可复用嵌入式IP模块的系统级芯片(SoC)设计方法使测试面临新的挑战,需要研究开发新的测试方法和策略;本文首先介绍了在CMOS集成电路中的IDDQ测试方法,介绍其基本原理,展示了测试的优越性,CMOS IC本质上是电流可测试,IDDQ和功能测试相结合,可大大改善故障覆盖率,提高测试的有效性;最后提出了一种基于IDDQ扫描的SOC可测性方案,是在SoC扫描测试中插入IDDQ的测试方法,这是一种基于BICS复用的测试技术,并给出了仿真结果最后得出结论。     

SOC可测试性设计与测试技术

超深亚微米工艺和基于芯核的设计给芯片系统(system-on-a-chip,SOC)测试带来了新的问题．对SOC可测试性设计与测试技术的国际研究现状及进展进行了广泛而深入的综述．从芯核级综述了数字逻辑、模拟电路、存储器、处理器4类芯核的可测试性设计与测试技术,从系统级综述了测试激励、测试响应和测试访问机制等SOC测试资源的设计以及压缩／解压缩与测试调度等测试资源划分、优化技术,并介绍了2个标准化组织开展的SOC测试标准工作．最后,展望了SOC测试未来的发展方向．     

基于多阈值技术的超低功耗电路设计

随着工艺进入深亚微米阶段,漏电流带来的静态功耗已经成为不可忽视的部分。多阈值CMOS技术是一种降低电路漏电流功耗的有效方法。本文在延迟不敏感异步电路中应用多阈值CMOS技术,该设计能显著的降低功耗,同时解决了同步电路存在的问题,比如sleep信号的产生,存储元件在sleep模式下数据丢失。这对深亚微米低功耗电路的设计具有一定的实际意义。     

纳米级CMOS电路的漏电流及其降低技术

随着CMOS工艺的进一步发展，漏电流在深亚微米CMOS电路的功耗中变得越来越重要。因此，分析和建模漏电流的各种不同组成部分对降低漏电流功耗非常重要，特别是在低功耗应用中。本文分析了纳米级CMOS电路的各种漏电流组成机制并提出了相应的降低技术。     

SOC与芯片设计方法

本文介绍了以超深亚微米技术为支撑的SOC的定义以及芯片设计方法，并阐述了软硬件协同设计理论、IP核生成及复用技术、超深亚微米IC设计面对的难题以及SOC测试与验证技术。     

单片系统(SoC)设计技术

集成电路技术在近10年里有了飞速的发展，加工工艺从0.5μm.0.6μm亚微米级工艺发展到0.25μm,0.18μm甚至0.1μm的深亚微米（DSM）和超深亚微米级工艺（VDSM），单芯片集成度大大提高，加上集成电路 设计的多年积累，单个芯片有能力实现现复杂系统，这就是单片系统（system on a chip)，在单芯片上实现复杂系统不是简单的将过去的设计在同一芯片上简单的集成，需要考虑许多新的技术问题，将介绍单片系统的设计特点以及涉及单片系统设计的关键技术，其中包括设计复用技术，使用IP核的注意事项以及端口标准化等问题，深亚微米设计的设计要点和难点：深亚微米电路的电学模型以及连线延迟计算方法和避免传输线效应的方法，同时还将介绍单片系统的测试技术和一些测试方案，物理综合概念和目前流行的能提供深亚微米设计能力的主流EDA工具。     

基于堆栈效应的CMOS电路漏电流估计

随着集成电路工艺几何尺寸的日益缩小和电路系统复杂度的进一步提高，特别是SOC的发展和电池供电的移动设备的广泛应用，芯片的功耗成为一个日趋重要的问题。电路功耗的来源可以分为动态功耗和静态功耗两个部分，动态功耗主要来自功能跳变、短路电流、竞争冒险等，曾经是电路功耗的主要来源。进入深亚微米工艺后，静态功耗以近乎指数形式增长，并成为能与动态功耗相抗衡的功耗来源。研究表明，在90nm工艺下，静态功耗已经占整个电路功耗的42％以上。静态功耗不仅影响着IDDQ测试方法，而且已经成为整体功耗的重要来源。因此，静态功耗的估计及优化方面的研究就变得越来越重要。     

针对串扰引起的时延故障的测试产生

串扰的出现可能会导致电路出现逻辑错误和时延故障．因此，超深亚微米工艺下，在设计验证、测试阶段需要对串扰问题给予认真对待．由于电路中较长的通路具有较短的松弛时间，因此容易因为串扰问题产生时延故障．针对这类故障给出了一个考虑较长通路上串扰现象的时延故障测试产生算法，该算法采用了波形敏化技术．实验结果表明，采用文中的技术可以对一定规模的电路的串扰时延故障进行测试产生．     

一种基于核设计的SOC测试控制体系结构

随着集成电路复杂性的提高和SOC系统的出现,电路测试的难度也在不断增大,测试问题已经成为SOC设汁的瓶颈。在研究了现存的测试控制结构后提出了基于核设计的SOC测试控制结构,它以边界扫描控制体系为基础,融合多种测试控制方法,支持不同类型的IP核进行测试。从而解决了SOC测试中控制部分的一些问题。     

基于IEEE Std 1500标准的SOC可测性设计研究

集成电路深亚微米制造技术和设计技术的迅速发展,使得基于IP核复用的SOC设计技术得到越来越广泛的应用,但由于IP核的来源不同,设计标准的不兼容等因素,使得SOC的测试变得越来越困难;IEEE为解决SOC的测试问题提出了嵌入式芯核测试标准IEEE Std 1500,致力于建立标准化的IP核供应商和用户之间的测试接口,简化核测试信息的复用;文章详细介绍了IEEE Std 1500标准的测试架构,使用方法和核测试描述语言CTL,同时给出标准中提出的SOC可测性设计方法。     

Test consideration for nanometer-scale CMOS circuits

The exponential increase in leakage, the device parameter variations, and the aggressive power management techniques will severely impact IC testing methods. Test technology faces new challenges as faults with increasingly complex behavior become predominant. Design approaches aimed at fixing some of the undesirable effects of nanometric technologies could jeopardize current test approaches. In this article, we explore test considerations for scaled CMOS circuits in the nanometer regime and describe possible solutions to many of these challenges, including statistical timing and delay test, I/sub DDQ/ test under exponentially increasing leakage, and power or thermal management architectures.     

IC outlier identification using multiple test metrics

With increasing variation in parametric data, it is necessary to adopt statistical means and correlations that consider other process parameters. Determining an appropriate threshold is difficult because of the several orders of magnitude variation in fault-free I/sub DDQ/. Therefore, it is necessary to use secondary information to identify outliers. This article proposed a combination of two I/sub DDQ/ test metrics for screening outlier chips by exploiting wafer-level spatial correlation. No single metric alone suffices to screen all outliers. The addition of a secondary metric also comes at the risk of additional yield loss. Maintaining stringent process control proves to be challenging for deer-submicron technologies. Therefore, understanding underlying process variables and their impact on test parameters are crucial for yield requirements. As I/sub DDQ/ test loses its effectiveness, it becomes necessary to correlate multiple test metrics, and a combination of multiple outlier screening methods might be necessary. A combination of CR and NCR with other test parameters can be useful for screening low-reliability chips, and an analysis of wafer patterns can be useful in reducing the number of required vector pairs.     

SoC可测性技术研究

超深亚微米工艺和基于可复用嵌入式IP模块的系统级芯片(SoC)设计方法使测试面临新的挑战,需要研究开发新的测试方法和策略.介绍了可测性设计技术常用的几种方法,从芯核级综述了数字逻辑模块、模拟电路、内存、处理器、第三方IP核等的测试问题,并对SoC可测性设计策略进行了探讨,最后展望了SoC测试未来的发展方向.     

深亚微米CMOS电路漏电流快速模拟器

随着工艺的发展 ,功耗成为大规模集成电路设计领域中一个关键性问题 降低电源电压是减少电路动态功耗的一种十分有效的方法 ,但为了保证系统性能 ,必须相应地降低电路器件的阈值电压 ,而这样又将导致静态功耗呈指数形式增长 ,进入深亚微米工艺后 ,漏电功耗已经能和动态功耗相抗衡 ,因此 ,漏电功耗快速模拟器和低功耗低漏电技术一样变得十分紧迫 诸如HSPICE的精确模拟器可以准确估计漏电功耗 ,但仅仅适合于小规模电路 首先证实了CMOS晶体管和基本逻辑门都存在堆栈效应 ,然后提出了快速模拟器的漏电模型 ,最后通过对ISCAS85& 89基准电路的实验 ,说明了在精度许可 (误差不超过 3% )的前提下 ,模拟器获得了成百倍的加速 ,同时也解决了精确模拟器的内存爆炸问题     

用于CMOS集成电路的IDDQ测试技术研究

主要介绍了ＣＭＯＳ电路的ＩＤＤＱ测试技术。该的实现方法有两种：一种是片内ＩＤＤＱ测试;另一种是片上ＩＤＤＱ测试。前一种是在被测芯片内,设计一个电流传感器。是在被测芯片外的负载板上附加一个小电路,变ＩＤＤＱ为电压测试,从而达到ＩＤＤＱ测试的目的。     

IDDQ testing: issues present and future

I_DDQ testing has emerged from a company specific CMOS IC test technology in the 1960s and 1970s to become a worldwide accepted technique that is a requirement for low defective parts per million levels and failure rates. It is the single most sensitive test method to detect CMOS IC defects, and an abundance of studies have laid a solid foundation for why this is so. The I_DDQ test uses the quiescent power supply current of logic states as an indication of defect presence. Its major requirement for maximum efficiency is that the design implement nanowatt power levels (nanoampere supply current) in the quiescent portion of the power supply current. No direct connections are allowed between V_DD and V_SS during the quiescent period. I_DDQ testing has increased significantly since 1990, highlighting problems and driving solutions not addressed by the high reliability manufacturers of earlier technologies. Faster I_DDQ instrumentation and better software tools to generate and grade I_DDQ test patterns result from this increased interest. We address two major issues confronting I_DDQ testing: yield loss and increased background current of deep submicron IC technologies projected by the Semiconductor Industry Association/Sematech road map. Both issues are points of controversy     

集成电路进入片上系统时代

首先评述了系统级集成电路的发展现状 ,然后介绍了系统级集成电路的设计技术 ,其中包括系统级集成电路的设计方法、系统级集成电路中的 IP问题及深亚微米设计技术 ;简述了系统级集成电路的测试技术和芯片加工技术 ;最后预测了系统级集成电路的未来发展。