讲解CMOS

CMOS的原意是互补金属氧化物半导体——一种大规模应用于集成电路芯片制造的原料,它是微机主板上的一块可读写的RAM芯片,用来保存当前系统的硬件配置和用户对某些参数的设定。CMOS可由主板的电池供电,即使系统掉电,信息也不会丢失。CMOSRAM本身只是一块存储器,只有数据保存功能,对CMOS中各项参数的设定要通过专门的程序。早期的CMOS设置程序是驻留在软盘上的（如IBM的PC／AT机型）,使用很不方便。现在多数厂家将CMOS设置程序做到了BIOS芯片中,在开机时通过特定的按键就可进入CMOS设置程序,从而能够方便地对系统…     

一种具有掉电数据保持功能的触发器设计

提出了一种用相变器件作为可擦写存储单元的具有掉电数据保持功能的触发器电路.该触发器由四部分组成:具有恢复掉电时数据的双置位端触发器DFF、上电掉电监测置位电路(Power On/Off Reset)、相变存储单元的读写电路(Read Write)和Reset/Set信号产生电路,使之在掉电时能够保存数据,并在上电时完成数据恢复.基于0.13μm SMIC标准CMOS工艺,采用Candence软件对触发器进行仿真,掉电速度达到0.15μs/V的情况下,上电时可以在30ns内恢复掉电时的数据状态.     

Wild File GoBack vs.PGSoft Save Butt——更好的备份方法

你希望能够重做一次?这里介绍的数据保存程序可以将系统及时恢复到原来的状态。     

实时采集数据绘图及多种数据保存方式程序设计

直流稳压电源输出幅度稳定度的测量问题,必须实时采集数据绘制波形图,并以不同保存方式保存真实的反映测试过程的测量数据,本文介绍了在LabVIEW 8.5开发环境下,通过GPIB接口控制Agilent34401A实现实时幅度测量数据采集,并将采集数据实时描绘成波形图及多种数据保存方式的程序设计方法.该程序与波形记录仪功能相仿,可以反映被测物理量的变化趋势,它不仅扩展了仪器功能,还具有采集时间间隔任意设置、波形打印、数据存盘等功能.     

CMOS中数据的备份、恢复及密码的清除

阐述了CMOS的数据结构，对CMOS中数据的备份、恢复、清除作了详细的说明，针对CMOS中密码的清除，提供了几种简便的方法。     

通用FoxBASE屏幕保存及恢复方法

由于FoxBASE汉化的不彻底,原有的存取屏幕的命令语句在大多数汉字系统下失败,不能完全恢复屏幕信息,从而使FoxBASE建立弹出式及下拉式菜单的功能不能使用。为了弥补这个缺陷,不少文章介绍了用各种语言编制程序,由FoxBASE调用以实现保存及恢复屏幕功能的方法。但这方面的文章多数是针对特定显示卡编程,机理各不相同,保存及恢复屏幕的程序没有通用性,或仅能保存一屏屏幕信息,对于多级菜单或多级窗口的屏幕保存及恢复无能为力。为了解决通用性及保存多屏幕图象信息等问题,笔者经过实践,编制了一段汇编程序,利用DOS的10H号中断调用读取屏幕数据缓冲区,绕过显     

虚拟仪器视频数据采集系统设计

实现了USB数据采集卡和上层虚拟仪器之间连接,并把来自CMOS图像传感器上的视频数据,通过采集卡直接传进终端机进行处理.本文设计采用Cypress公司的USB接口芯片结合CPLD的控制芯片,结合USB驱动程序和固件程序与VC的动态链接库,实现了LabVIEW对自制采集卡的访问.     

保存系统关键信息的最佳方法

微机的CMOS参数及硬盘的主引导记录,对于整个微机系统信息的保存非常重要,每次开机时,BIOS中的自检程序首先要依据CMOS中设置的参数完成硬件设置的初始化,然后系统由硬盘的主引导记录中的引导指令引导微机启动,最后通过主引导记录中硬盘分区表的数     

2.5Gb/s/ch 0.18μm CMOS数据恢复电路

设计了一个应用于SFI-5接口的2.5Gb/s/ch数据恢复电路.应用一个延迟锁相环,将数据的眼图中心调整为与参考时钟的上升沿对准,因而同步了并行恢复数据,并降低了误码率.采用TSMC标准的0.18μm CMOS工艺制作了一个单通道的2.5Gb/s/ch数据恢复电路,其面积为0.46mm2.输入231-1伪随机序列,恢复出2.5Gb/s数据的均方抖动为3.3ps.在误码率为10-12的条件下,电路的灵敏度小于20mV.     

2.5Gbps/ch两通道并行时钟数据恢复电路

采用TSMC公司标准的0.18μm CMOS工艺,结合锁相环和延迟锁相环技术,设计并制作了一个全集成的2.5Gbps/ch并行时钟数据恢复电路.与传统并行数据恢复电路相比,该电路不需要本地参考时钟,并且恢复出的并行数据是位同步的.输入2路并行的231-1 PRBS数据,恢复出的2.5GHz时钟的均方抖动值为2.6ps,恢复出的两路2.5Gb/s数据的均方抖动值分别为3.3ps和3.4ps.     

基于CY7C68013的CMOS成像系统设计与实现

设计了CMOS图像传输系统的基本框架结构,实现了系统硬件及软件设计。系统采用Cypress公司FX2 CY7C68013芯片,在不使用CPLD等控制芯片的条件下,利用Slave FIFO方式实现了图像数据的高速读取,并将将其直接存入内部缓冲区,节省了一般系统所必需的FIFO。同时该系统还通过CY7C68013芯片上自带的I2C总线接口,实现了CMOS相关寄存器的在线配置与实时图像配置。     

一种基于CMOS传感器的图像采集系统设计

CMOS型传感器比传统的CCD型传感器具有诸多优势,基于CMOS型传感器的图像系统已成为研究和开发的重点。设计一种以FPGA为核心控制芯片、基于USB接口和ADCS1121 CMOS型单色图像传感器的图像采集系统。介绍系统的构成及其硬件设计方法,给出USB固件程序、设备驱动程序及用户应用程序的实现方法。     

A 322 MHz random-cycle embedded DRAM with high-accuracy sensing and tuning

A 16 Mb embedded DRAM macro in a fully CMOS logic compatible 90 nm process with a low noise core architecture and a high-accuracy post-fabrication tuning scheme has been developed. Based on the proposed techniques, 61% improvement of the sensing accuracy is realized. Even with the smallest 5 fF/cell capacitance, a 322 MHz random-cycle access while 32 ms data retention time which contributes to save the data retention power down to 60 /spl mu/W are achieved.     

图像验证系统设计及FPGA实现

用于JPEG2000静止图像压缩编码FPGA实现的图像验证系统。整个系统平台是由一个并VICMOS电脑眼、两个FPGA芯片、UART接口以及外部缓存组成。为了对搭建的平台进行验证,将并口电脑眼采集的图像数据存储在外部SRAM中,然后通过UART接口传送到PC机中,并通过PC机端的串口接收程序把采集的图像显示出来。完成了图像采集模块和UART接口模块的verilog HDL模型描述,通过了仿真和逻辑综合,并下载到FPGA芯片中,编写了串口接收程序,成功地实现了系统的联机调试。     

40-Gb/s 2:1 multiplexer and 1:2 demultiplexer in 120-nm standard CMOS

We present an integrated 2:1 multiplexer and a companion 1:2 demultiplexer in CMOS. Both integrated circuits (ICs) operate up to a bit rate of 40 Gb/s. The 2:1 multiplexer features two in-phase data inputs which are achieved by a master-slave flip-flop and a master-slave-master flip-flop. Current-mode logic is used because of the higher speed compared to static CMOS and the robustness against common-mode disturbances. The multiplexer uses no output buffer and directly drives the 50-/spl Omega/ environment. An inductance connected in series to the output in combination with shunt peaking is used to enhance the bandwidth of the multiplexer. Fully symmetric on-chip inductors are used for peaking. The inductors are mutually coupled to save chip area. Lumped equivalent models of both peaking inductors allow optimization of the circuit. The ICs are fabricated in a 120-nm standard CMOS technology and use 1.5-V supply voltage. Measured eye diagrams of both ICs demonstrate their performance.     

A 32-KB Standard CMOS Antifuse One-Time Programmable ROM Embedded in a 16-bit Microcontroller

A 32-KB standard CMOS antifuse one-time programmable (OTP) ROM embedded in a 16-bit microcontroller as its program memory is designed and implemented in 0.18-$muhbox m$standard CMOS technology. The proposed 32-KB OTP ROM cell array consists of 4.2$muhbox m^2$three-transistor (3T) OTP cells where each cell utilizes a thin gate-oxide antifuse, a high-voltage blocking transistor, and an access transistor, which are all compatible with standard CMOS process. In order for high density implementation, the size of the 3T cell has been reduced by 80% in comparison to previous work. The fabricated total chip size, including 32-KB OTP ROM, which can be programmed via external$hboxI^2hboxC$master device such as universal$hboxI^2hboxC$serial EEPROM programmer, 16-bit microcontroller with 16-KB program SRAM and 8-KB data SRAM, peripheral circuits to interface other system building blocks, and bonding pads, is 9.9$hbox mm^2$. This paper describes the cell, design, and implementation of high-density CMOS OTP ROM, and shows its promising possibilities in embedded applications.     

Design of synchronous and asynchronous variable-latency pipelinedmultipliers

This paper presents a novel variable-latency multiplier architecture, suitable for implementation as a self-timed multiplier core or as a fully synchronous multicycle multiplier core. The architecture combines a second-order Booth algorithm with a split carry save array pipelined organization, incorporating multiple row skipping and completion-predicting carry-select dual adder. The paper reports the architecture and logic design, CMOS circuit design and performance evaluation. In 0.35 μm CMOS, the expected sustainable cycle time for a 32-bit synchronous implementation is 2.25 ns. Instruction level simulations estimate 54% single-cycle and 46% two-cycle operations in SPEC95 execution. Using the same CMOS process, the 32-bit asynchronous implementation is expected to reach an average 1.76 ns throughput and 3.48 ns latency in SPEC95 execution     

一种应用于无线内窥镜的2.4GHz低功耗ASK发射机

提出了一种应用于无线内窥镜系统的2.4GHz低功耗ASK发射机.为了获得高的数据传输速率,采用了基于混频器的直接上变换发射机结构.为了节省功耗,提出了一种基于电流复用技术的伪差分堆栈结构的A类功放.低功耗发射机由两部分组成:基于恒幅度锁相环(PLL)的20MHz的ASK基带调制器和直接上变换的射频电路.该设计已经采用TSMC 0.25μm CMOS工艺实现并进行了验证.测试结果表明,发射数据速率为1Mbps时,发射机的输出功率为-23.217dBm.采用单2.5V的电源供电下,低功耗发射机消耗的电流约为3.17mA.     

基于SPCE3200的图像信息采集系统设计

介绍一种新的图像采集系统。该系统以凌阳公司最近推出的嵌入式32位多媒体微处理器SPCE3200为主控制器,OmniVision公司生产的型号为OV7620的CMOS图像传感器为图像采集芯片。OV7620将图像信息采集后以RGB原始数据格式传给SPCE3200,该处理器将数据转化为YUV格式后经内置MPEG 4/JPEG硬件编解码模块压缩编码,然后存储在FLASH中,实现图像信息的采集和保存。主要对相关的软硬件技术做了介绍,并给出电路图与程序流程。采用凌阳公司最近推出的嵌入式32位多媒体微处理器SPCE3200为主控制器,该芯片内置CMOS传感器接口单元,可直接与CMOS传感器相连接,使得硬件电路格外简单。     

关系模型数据库在天然环境试验中的应用

介绍了一个关系模型数据库应用程序的开发以及该数据库在环境试验中的应用。使用该数据库可完成试验数据的输入、查询、保存和打印等操作，加强了数据处理的一致性、准确性，提高了工作效率。