基于InP HBT的5 GS/s采样保持电路设计

基于0.7μm、ft=280 GHz的InP HBT工艺设计了一种双开关宽带超高速采样保持电路。芯片面积1.5 mm×1.8 mm,总功耗小于2.1 W。仿真结果表明,电路可以在5 GS/s采样速率下正常工作。当采样速率分别为5 GS/s和1 GS/s时,在输入信号功率为4 d Bm的情况下,采样带宽分别为16 GHz和20 GHz;在输入信号功率为4 d Bm且其频率小于5 GHz的情况下,电路的SFDR分别不低于43 d Bc和50 d Bc。     

一种40 GSa/s超宽带采样保持电路

基于0.7μm的InP双异质结双极晶体管（DHBT）工艺设计了一种超高速宽带采样保持电路。输入缓冲器采用Cherry-Hooper结构有效提升了电路的增益和带宽。时钟缓冲器采用多级Cascode结构提升时钟信号的带宽。芯片面积1.40 mm×0.98 mm，总功耗小于1.1 W。测试结果表明：电路可以在40 GSa/s采样速率下正常工作。电路的-3 dB带宽在采样态为24 GHz，在采样保持态为19 GHz。在采样保持态，当输入4 GHz、-6 dBm信号时，电路的总谐波失真（THD）低于-41.5 dBc，有效位数（ENOB）相当于6.6。时域测试波形在本文也有呈现。     

一款具有新颖的采样保持电路应用于脉冲式超宽带技术的欠采样型模数转换器

本文提出了一款基于CMOS 0.13um,具有新颖的采样保持电路,应用于脉冲式超宽带接收机的欠采样型模数转换器.本文主要的难点在于实现拥有远远高于奈奎斯特频率的输入信号的欠采样型模数转换器。根据我们的了解,本文是当今第二次提出当采样时钟大约在1.056GHz,输入信号超过4GHz的欠采样型模数转换器。电路设计中,我们提出了一款新颖的采样保持电路,解决了信号幅度的衰减和高频输入信号线性度的问题。一款使用零静态功耗动态失调校准比较器被进一步优化,实现了失调,速度以及功耗的要求。测试结果显示,当采样频率为1.056GHz,输入信号高达4.2GHz时,SFDR 为30.1dB。不包括缓冲器,ADC的功耗为30mW,芯片面积为0.6mm2.ADC的FoM是3.75pJ.     

基于SiGe BiCMOS工艺的8GS/s采样保持电路

为实现数字通信对高速模数转换器的要求,基于0.18μm SiGe BiCMOS工艺提出了一款8 GS/s采样率、6 bit的采样保持电路。电路采用全差分开环结构,利用射极跟随型采样开关实现了电路高采样率。采样开关中采用晶体管线性补偿技术,有效地提高了采样保持电路的线性度。输出缓冲电路采用级联结构实现高线性度,并提高了电路的驱动能力。测试结果发现,在采样模式下单端输入信号频率4 GHz、采样时钟频率8 GHz条件下,有效位数为5.4 bit,无杂散动态范围为37.6 dB,总谐波失真为37.5 dB,总功耗为450 mW,芯片尺寸为0.68 mm×0.68 mm。     

一种10位50MHz流水线模数转换器的设计

采用每级1.5 bit和每级2.5 bit相结合的方法设计了一种10位50 MHz流水线模数转换器。通过采用自举开关和增益自举技术的折叠式共源共栅运算放大器,保证了采样保持电路和级电路的性能。该电路采用华润上华(CSMC)0.5μm 5 V CMOS工艺进行版图设计和流片验证,芯片面积为5.5 mm2。测试结果表明:该模数转换器在采样频率为50 MHz,输入信号频率为30 kHz时,信号加谐波失真比(SNDR)为56.5 dB,无杂散动态范围(SFDR)为73.9 dB。输入频率为20 MHz时,信号加谐波失真比为52.1 dB,无杂散动态范围为65.7 dB。     

折叠内插模数转换器分析及实现

应用Matlab/Simulink工具对折叠内插模数转换器进行了建模,研究了具有8bit分辨率、200MHz采样频率的该模数转换器的芯片设计和实现.系统设计时采用Matlab/Simulink进行行为级建模并分别分析了预放大的增益、折叠电路的带宽以及比较器的失调对动态性能的影响.设计实现的模数转换器实测结果表明,积分非线性误差和微分非线性误差分别小于0.77和0.6LSB,在采样频率为200MHz及输入信号频率为4MHz时,信号与噪声及谐波失真比为43.7dB.电路采用标准0.18μm CMOS数字工艺实现,电源电压为3.3V,功耗181mW,芯核面积0.25mm2.     

0.25 μm CMOS工艺10位100MHz流水线型ADC设计

采用流水线结构完成了一个10位精度100MHz采样频率的模数转换器的设计.该模数转换器采用采样保持电路、8级1.5位和最后一级2位子模数转换器的结构,电路使用全差分和开关电容电路技术.芯片采用台积电(TSMC)0.25 μm CMOS工艺,电路典型工作电压为2.5V,在室温下,输入信号为5MHz,采样频率100MHz时信号噪声失真比为59.7dB.     

基于InP HBT工艺的C波段高谐波抑制有源三倍频器MMIC北大核心

基于0.7μm InP HBT工艺,设计了一款C波段高谐波抑制有源三倍频器MMIC。三倍频核心电路采用AB类差分级联三极管(cascode)结构,可产生丰富的奇次谐波信号,通过输出匹配网络滤出三次谐波信号并抑制其他谐波信号。输入端利用有源巴伦实现单端信号到差分信号的转换,提供较大的驱动功率同时节省面积;输出端级联缓冲放大器,提高输出功率。常温状态下,当输入驱动功率为-5 dBm时,该三倍频器在输出频率3.9~6.9 GHz范围内,输出功率大于10 dBm,偶次谐波抑制度大于33 dBc,基波抑制度大于35 dBc,五次谐波抑制度大于24 dBc。芯片供电方式为单电源+3.3 V供电,直流功耗为198 mW。     

一种二极管桥式跟踪保持电路设计

设计了一种基于二极管桥的两级全差分跟踪保持电路,两级模块由独立的时钟控制,可以各自工作在跟踪模式。芯片采用1μm GaAs HBT工艺实现,芯片大小为1.8mm×2mm,功耗2.75W。经测试,电路可以工作在1GS/s采样速率下,单端输入峰峰值250mV信号时采样带宽超过7GHz;单端输入峰峰值250mV,DC-2GHz信号时,电路具有8bit有效位。     

基于SOI射频开关和电容阵列的天线调谐器

基于0.18μm SOI CMOS工艺研制了一款高集成度的天线调谐器芯片，该芯片集成了射频开关、电容阵列和数模混合控制电路，面积仅为1 433μm×760μm。芯片核心射频电路由5 bit电容阵列和SP3T射频开关并联组成，其中电容阵列采用了基于射频开关的二进制加权并行结构，具有较高的电容值调节精度和调谐比。测试结果表明：电容阵列的电容值由0.3 pF步进到3.4 pF，每级步进0.1 pF，最大品质因数为36@1 GHz,SP3T开关的直流导通电阻为1Ω，关断电容为180 fF@2.7 GHz，插入损耗为0.86 dB@2.7 GHz，输入功率为35 dBm时的二次谐波和三次谐波分别为-62 dBm和-57 dBm。     

一款W波段GaN HEMT高谐波抑制八次倍频器MMIC

报道了一款采用0.1μm GaN HEMT工艺制作的W波段八次倍频器芯片。该芯片集成了3个二次倍频器和1个驱动放大器。二次倍频器采用有源平衡电路结构以实现较好的功率输出和有效的基波和奇次谐波抑制;驱动放大器采用单级负反馈电路结构,在实现良好输入输出匹配的同时兼顾增益平坦度。最终实现的八次倍频器芯片3 dB工作带宽为16 GHz(84～100 GHz),输出功率大于13 dBm,谐波抑制度大于40 dBc,带内谐波抑制度大于60 dBc。芯片面积3.6 mm×1.7 mm。     

GaAs pHEMT工艺6～18GHz有源倍频器MMIC

基于GaAs pHEMT工艺,设计了一个6～18 GHz宽带有源倍频器MM IC,最终实现了较高的转换增益和谐波抑制特性。芯片内部集成了输入匹配、有源巴伦、对管倍频器和输出功率放大器等电路。外加3.5 V电源电压下的静态电流为80 mA;输入功率为6 dBm时,6～18 GHz输出带宽内的转换增益为6 dB;基波和三次谐波抑制30 dBc。当输出频率为12 GHz时,100 kHz频偏下的单边带相位噪声为-143 dBc/Hz。芯片面积为1 mm×1.5 mm。     

一种用于高速高精度A/D转换器的自举采样电路

介绍了一种新型的CMOS自举采样电路。该电路适用于12位100 MHz采样频率的A/D转换器。采用P型栅压自举开关补偿技术,可以有效地克服采样管导通电阻变化引入的非线性失真,提高采样精度。仿真结果表明,采样时钟频率为100 MHz时,输入10 MHz信号,可得信噪失真比(SNDR)为102 dB,无杂散动态范围(SFDR)为103 dB。信号频率达到采样频率时,仍有超过85 dB的SNDR和87 dB的SFDR,满足高速高精度流水线A/D转换器对采样开关线性度和输入带宽的要求。电路采用SMIC 0.18μm CMOS数模混合工艺库实现,电源电压为1.8 V。     

10Gbit/s CMOS高增益限幅放大器设计

利用UMC 0.13 μm CMOS工艺设计了10 Gbit/s CMOS高增益限幅放大器.本次设计采用五级改进的Cherry-Hooper结构来提高电路的带宽增益积,运用两级输出缓冲来减少信号的上升下降时间.后仿真结果表明,在1.2 V的供电电压下,电路的功耗为70.8 mW,获得了58.7 dB的增益和9 GHz的-3 dB带宽.输入动态范围为46 dB(6 mVpp～1 200 mVpp)时,输出幅度保持在600 mVpp,上升下降时间(10%～90%)为29 ps.芯片的核心面积仅为285.8 μm×148.9 μm,总面积为665.3 μm×515.3 μm.     

260 GHz GaN高功率三倍频器设计

基于GaN太赫兹二极管芯片,采用非平衡式电路结构,设计了一款260 GHz三倍频器。采用GaN肖特基二极管芯片提高电路的耐受功率和输出功率;采用“减高+减宽”的输出波导结构抑制二次谐波;采用高低阻抗带线结构设计了倍频器的输入滤波器和输出滤波器。测试结果显示,该三倍频器在261 GHz峰值频率下,实现最大输出功率为69.1 mW,转换效率为3.3%,同时具有较好的谐波抑制特性。     

一种CMOS低噪声有源下变频混频器

提出了一种采用电流源开关的低噪声开关跨导有源下变频混频器.使用正弦波本振大信号驱动可以避免因为脉冲本振谐波诱发的噪声叠加效应;利用LC谐振结构来缓解尾节点寄生电容充电和放电对电路高频工作时的限制.提出的混频器采用65 nm CMOS工艺实现,工作在5.2 GHz的RF频段下,最大转换增益为11.6 dB, 输入三阶交调...     

基于CMOS工艺高速光纤通信系统的限幅放大器

基于CMOS工艺,设计了高速光纤通信系统中的限幅放大器,主要包括四部分:输入缓冲级、输出缓冲级、宽带放大单元和失调电压补偿回路.其中宽带放大单元采用有源反馈技术和并联峰化技术扩展带宽,使限幅放大器的带宽达到6.8GHz,增益为46dB.当输入信号比特率为7Gb/s,输入电压峰峰值在10mV到1V之间波动时,输出摆幅稳定在1.4V.在标准的1.8V电源电压下,整体电路功耗为192.3mW.     

一种新型高线性度CMOS自举采样开关

分析了采样开关中非线性的来源,以及传统自举采样开关的弊端,提出了一种新型高线性度CMOS自举采样开关电路结构.相比传统自举采样开关,新型电路可以将阈值电压随输入信号变化引入的非线性减至最小.采用0.18μm标准CMOS工艺,在Cadence Spectre环境下仿真.结果显示,当输入频率为15 MHz、峰峰值为0.84 V的正弦波,且采样时钟频率为30 MHz时,采样开关的无杂散动态范围达到93 dB,较之传统自举采样开关提高了近20 dB.     

GaAs单片集成激光器驱动电路在片测量

用多触头微波探针,对GaAs单片集成激光器驱动电路芯片进行了在片测试和筛选,测得芯片频率响应带宽为3.8GHz.使用高速增益开关半导体激光器作为采样光脉冲源,采用了背面直接采样方式建立了电光采样测试仪.检测了GaAs单片集成激光器驱动电路芯片内部点的高速电信号波形.     

一种具有高线性度MOS采样开关的采样保持电路

通过采样保持电路中运放的复用,提出了一种具有高线性度MOS采样开关的模数转换器前端采样保持电路结构。这种结构可以显著降低采样开关导通电阻变化引入的非线性,从而在不增加开关面积和功耗的情况下,实现了高性能的采样保持电路。基于0.13?m的标准CMOS工艺,对提出的采样保持电路进行了仿真。在采样时钟频率为100MHz,输入信号频率1MHz时,仿真结果显示,无杂散动态范围(SFDR)达到了116.6dB,总谐波失真(THD)达到了112.7dB,信号谐波噪声比（SNDR）达到103.7dB,可以满足14比特流水线ADC对采样保持电路的要求。