DES加密算法的FPGA实现

为了实现一块具备高速加密/解密功能的DES芯片,在介绍了DES加密/解密算法原理的基础上,使用VerilogHDL语言对DES算法进行了实现。仿真结果表明该DES加密/解密模块功能完全正确。本模块基于Altera公司的Stratix系列EP1S10B672C6芯片,最高工作频率可达106 MHz,数据编码速率最高可达6 Gb/s。     

基于DES的随机数发生器的实现研究

本文分别从行为级和RTL级实现并且验证了DES电路。在DES的VLSI实现过程中充分考虑了DES的结构特征，采取一系列的优化措施，使得整个电路在速度和面积上取得了较好的效果。最后提出一个适用于IC卡等有嵌入式安全需要的系统中的DES模块的实现方案。     

基于NiosⅡ软核的DES加密系统设计

DES算法在信息安全领域扮演着重要的角色,采用软件实现DES算法速度慢,不能满足一些高速应用领域的要求,所以采用硬件实现的方法,在FPGA上实现DES算法,速度非常快。另一个创新之处在于采用Nios Ⅱ软核作为整个加密系统的控制器,通过Nios Ⅱ软核控制串口收发数据以及DES模块的加密过程,Nios Ⅱ软核的最大特点是用户可以灵活定制,这就使得整个系统的扩展性和灵活性非常好,具有很好的应用前景。     

一种面积和速度折衷的3DES实现方案

文章首先分析了3DES算法的基本工作流程;然后在资源优先和速度优先两种实现方案的基础上,提出了一种面积和速度折衷的3DES算法实现方案;最后使用Altera公司的FPGA器件设计了该方案下的IP核,并描述了该方案下IP核主要模块的设计方法,分析比较了实验结果.     

基于数据加密技术的靶标数据生成系统设计

为了保证靶标系统的数据安全,统一数据接口,实现协同工作,文中基于数据加密技术,设计了靶标数据生成系统。介绍了系统组成和模块功能以及工作流程,分析和比较了常用DES（数据加密算法）,并采用DES分组加密算法设计了一套数据库加密方案。同时描述了中频数据处理方法和原理以及数据加密分发和解密过程等。本系统已经在某靶标系统装备中得到了成功应用和验证,具有良好的推广价值。     

基于FPGA的3DES加密算法高速实现

介绍了3DES加密算法的原理并详尽描述了该算法的FPGA设计实现，设计中还采用了流水线技术来提高速度，添加了输入和输出接口的设计以增强应用的灵活性，各模块均用硬件描述语言VHDL实现，最终下载到FPGA芯片Stratix中。     

基于FPGA的3DES加密系统的设计与实现

针对网络通信安全问题,分析了3DES加密算法的原理,描述了该算法FPGA设计的高速实现,各个模块均用硬件描述语言（VHDL）实现。系统最终在XilinxISE10．1开发工具下进行编译、仿真验证及逻辑综合,完成了对数据的加解密运算。仿真结果表明,该系统可广泛应用于网络安全产品及其电子安全设备中。     

防止差分功耗分析的安全DES模块的MASK技术研究

针对DES加密系统中的差分功耗攻击，提出基于MASK的改进DES_DPA算法，并以此为基础设计了DES_DPA硬件。通过对DES中每轮运算中的子密钥掩码，改变运算过程中晶体管的翻转率，使得功耗曲线的特征随之改变，硬件设计只需增加两个MASK子电路即可实现DES_DPA算法。基于0．25／μm库，DES_DPA模块的综合规模为1914门，最大延时为9．57ns，可工作于100MHz。     

DES算法的高速流水线实现

文章介绍了密码算法DES，分析了DES算法适用流水线实现的特点。并在此基础上介绍了一种流水线式高速实现DES加密解密的方法，这一算法同样可以应用于3-DES。     

基于FPGA的DES加密算法在光传输设备中的应用

首先介绍了DES加密算法的基本原理和加密过程,给出了基于FPGA的DES加密算法的硬件实现,并将基于FPGA的DES算法应用到光传输设备中,实现了光传输设备的加/解密功能.     

基于S盒优化的轻量级加密算法设计

分组密码一直是解决信息系统安全问题的常用加密方法。分组密码的典型代表数据加密标准DES（Data Encryption Standard）被广泛应用于软件加密和硬件加密,其中所体现的设计思想和设计原则依然值得研究和借鉴。S盒作为DES算法的一个关键环节,它的设计好坏直接影响DES的加密性能。通过对分组密码安全性设计的分析,立足于DES算法框架,提出了一种轻量级安全加密算法LEA（Light weight Encryption Algorithm）,通过增加位选逻辑陷阱来对S盒中的元素进行选取和重新优化设计,最后从S盒统计特性角度对其安全性进行分析。该算法能有效解决低成本系统的安全问题。     

基于FPGA的SER/DES在量子密码通讯中的应用

在远距离量子密钥分发(QKD)系统中,使用基于场可编程门阵列(FPGA,field programmable gatearray)的串行器/解串器(SER/DES,serializer/deserializer)技术完成了500 Mbit/s的量子传输速率,利用低频(2 MHz)的同步信号完成对发射方和接收方的同步。根据QKD实验的需要,完成了信号甄别、伪随机数产生器、时间同步和数据编码等功能,成功搭建了基于诱骗态的远距离QKD系统。     

一种可重构体系结构用于高速实现DES、3DES和AES

可重构密码芯片提高了密码芯片的安全性和灵活性,具有良好的应用前景.然而目前的可重构密码芯片吞吐率均大大低于专用芯片,因此,如何提高处理速度是可重构密码芯片设计的关键问题.本文分析了常用对称密码算法DES、3DES和AES的可重构性,利用流水线、并行处理和可重构技术,提出了一种可重构体系结构.基于该体系结构实现的DES、3DES和AES吞吐率在110MHz工作频率下分别可达到7Gbps、2.3Gbps和1.4Gbps.与其他同类设计相比,本文设计在处理速度上有较大优势,可以很好地应用到可重构密码芯片设计中.     

Cryptanalysis of Multiple Modes of Operation

In recent years, several new attacks on DES were introduced. These attacks have led researchers to suggest stronger replacements for DES, and in particular new modes of operation for DES. The most popular new modes are triple DES variants, which are claimed to be as secure as triple DES. To speed up hardware implementations of these modes, and to increase the avalanche, many suggestions apply several standard modes sequentially. In this paper we study these multiple (cascade) modes of operation. This study shows that many multiple modes are much weaker than multiple DES, and their strength is theoretically comparable to a single DES. We conjecture that operation modes should be designed around an underlying cryptosystem without any attempt to use intermediate data as feedback, or to mix the feedback into an intermediate round. Thus, in particular, triple DES used in CBC mode is more secure than three single DESs used in triple CBC mode. Alternatively, if several encryptions are applied to each block, the best choice is to concatenate them to one long encryption, and build the mode of operation around it. Received 15 February 1996 and revised 30 May 1996     

基于固定电话网的证券交易系统方案设计

提出了一种基于固定电话网（PSTN）短消息的证券电子化系统．为了适应股票交易委托的需要，对PSTN的短消息系统进行系统和协议的扩展：这个系统增加了CTSI服务器的交易模块、业务交易网关和专业CP系统．这些扩展满足了股票交易的实时性．在保障交易安全的问题上，该系统采用了终端ID判别、3DES加密等一系列措施．文中详细介绍了该系统的框架、物理拓扑构、系统功能以及安全性设计．最后对该方案进行了详细的应用上的优缺点分析．