基于GaAs HBT工艺的12位1GS/s多奈奎斯特域数模转换器

介绍一种基于1μm GaAs HBT工艺的12位1GS/s多奈奎斯特域数模转换器(DAC)。使用信号归零技术将DAC的有效输出带宽拓展到第三奈奎斯特频域。该DAC在第一至第三奈奎斯特频域内具有平坦的输出功率和较好的SFDR。测试结果表明,与传统DAC相比,多奈奎斯特域DAC在第二奈奎斯特频点附近的输出功率增大37dB,SFDR提高25dB。     

Maxim最新推出MAX19692数/模转换器

Maxim日前推出MAX1969212位、2．3Gsp数／模转换器，该款DAC能够在多个奈奎斯特频带直接合成高频、宽带信号，为高速DAC确立了新的工业标准。     

基于InP HBT工艺的12位8GSps超高速数模转换器设计

设计了一种基于0.7μm的In P HBT工艺设计的12位8GSps的电流舵型数模转换器(DAC)。采用双采样技术,将输出采样率提高为时钟频率的两倍。并且将双采样开关与电流开关分离以减小码间串扰。借鉴常开电流源法改进了电流源开关结构。新的结构增大了输出阻抗和稳定性,抑制了谐波失真,提高了芯片动态性能。通过仿真结果得到,这款芯片功耗2.45 W,实现了0.4 LSB的微分非线性误差(DNL)和0.35 LSB的积分非线性误差(INL)。低频下无杂散动态范围(SFDR)为71.53 d Bc,信号频率接近奈奎斯特频率时最差的SFDR为50.54 d Bc。在整个第一奈奎斯特域内,SFDR都大于50 d Bc,满足高端测试仪器的应用要求。     

相位体制数模转换器动态参数的表征与测试

详细分析并讨论了相位体制数模转换器(DAC)动态参数的表征方法,提出用无杂散动态范围(SFDR)、近区谐波失真(TH D 6)、有效工作带宽(EW B)、输出信号功率及正交输出信号幅度一致性来全面描述相位DAC的频域性能。采用上述方法对利用南京电子器件研究所标准76 mm G aA sM ESFET全离子注入工艺流片得到的3b it相位DAC进行了频域测试。结果显示其EW B大于1.5 GH z,转换速率大于12 G bps,全频带内输出信号的正交精度低于4%,幅度一致性低于26%(大多数测试点低于10%)。在500 MH z输入信号下,其SFDR、TH D 6分别为33.8 dB c-、33.7 dB c。该相位DAC的动态参数良好,尤其正交性能优异。     

内嵌14位DAC的高速直接数字频率合成器的设计

利用CORDIC算法实现相位幅度的转换;嵌入双路归零编码方式输出、电流源控制开关、14位DAC,成功设计了一种高速直接数字频率合成器.经0.18 μm 6M2P CMOS工艺流片,芯片面积为4.19 mm×3.17 mm,在1 GHz的工作频率下,输出信号在98.6 MHz处,SFDR为68.39 dB.     

一种应用于14 bit 200 MS/s电流舵型DAC的数字校准技术

电流舵型数模转换器(DAC)广泛应用于通信系统。采用电流分叉结构的电流舵型DAC可以极大地减小电流源阵列的面积。提出一种可以应用于采用电流分叉结构的电流舵型DAC的数字校准技术。提出的后台校准技术可以同时消除高位电流源阵列和低位电流源阵列的失配误差。基于0.18μm CMOS工艺,设计并流片了一款14bit 200MS/s电流舵型DAC,经过数字校准后,无杂散动态范围(SFDR)能够提高至少24dB。在时钟频率为200MS/s,输出信号为2MHz时,SFDR能够达到80dB以上。芯片面积为1.26mm2,功耗为125mW。     

一种应用于14 bit 200 MS/s电流舵型DAC的数字校准技术北大核心CSCD

电流舵型数模转换器(DAC)广泛应用于通信系统。采用电流分叉结构的电流舵型DAC可以极大地减小电流源阵列的面积。提出一种可以应用于采用电流分叉结构的电流舵型DAC的数字校准技术。提出的后台校准技术可以同时消除高位电流源阵列和低位电流源阵列的失配误差。基于0.18μm CMOS工艺,设计并流片了一款14bit 200MS/s电流舵型DAC,经过数字校准后,无杂散动态范围(SFDR)能够提高至少24dB。在时钟频率为200MS/s,输出信号为2MHz时,SFDR能够达到80dB以上。芯片面积为1.26mm2,功耗为125mW。     

一种10位80 MS/s低功耗采样保持电路的设计

给出了一种基于开关电容(SC)电路的10位80 MHz采样频率低功耗采样保持电路。它是为一个10位80 MS/s流水线结构A/D转换器的前端采样模块设计的。在TSMC 0.25μmCMOS工艺,2.5 V电源电压下,该电路的采样频率为80 MHz;在奈奎斯特频率采样时,无杂散动态范围(SFDR)为75.4 dB,SNDR为71.8 dB,ENOB为11.6,输入信号范围可达160 MHz(两倍采样频率),此时SFDR仍大于70 dB。该电路功耗为16.8 mW。     

DAC欠采样实现高中频信号的直接合成

文章探讨了DAC在低于奈奎斯特率的采样率下合成高中频信号的方法,提出了通过后端的运放、高速电子开关以及延迟电路,利用单个DAC实现高中频信号一个周期内的双相位输出,在第二奈奎斯特域直接合成高中频信号的方法,并且对产生信号的频谱进行了分析,提出了补偿方案,给出了仿真与实验结果。     

软件无线电的模数转换器重要性能指标的判定

作为测量标准,信噪比(SNR)、无杂散动态范围(SFDR)和有效位数(ENOB)考虑了模数转换器在对单音正弦波输入进行响应时的整个奈奎斯特频带。然而,实际应用中大多数信号并不是单音正弦波,而且大部分系统中数字化信号的带宽几乎从来都不会等同于奈奎斯特带宽。许多应用被设计用于处理带宽远远小于整个输入带宽的非正弦波信号,它们包括:     

利用DDS镜像频率的宽带信号源设计

提出了一种新方法,利用DDS(直接数字频率合成)器件的镜像输出频率分量,实现了常规DDS合成器方案所无法实现的超越奈奎斯特频率限制的信号频率输出,且易于实现高精度的载波频率控制和数字调制功能;实验原型电路采用了ALC(自动电平控制)技术补偿镜像和基频分量的衰减.实现了10 Hz～500 MHz的宽带信号输出,带内波动小于1 dB.     

16位2．5Gsps数模转换器

LTC2000具优异的频谱纯度,在200MHz输出时SFDR为74dBc,输出频率从率从DC至1GHz时SFDR优于68dBc。它还具低相位噪声和很宽的2.1GHz－3dB输出带宽,在高端仪表、宽带通信、测试设备、有线电视DOCSIS CMTS以及雷达应用中,能够实现宽带或高频RF合成。     

高性能通讯系统中的DAC

MAX5888是Maxim针对通信系统和对动态特性要求苛刻的仪器仪表等应用设计的16位数/模转换器(DAC),能够在低功耗基础上提供优异的动态特性:在50MHz输出频率和400Msps刷新速率时,MAX5888的SFDR超过67dBc;输出频率80MHz时SNR为-155dB/Hz,2-音调IMD为-72dBc。这些特性是在3.3V单电源,功耗仅为235mW时得到的。数字信号通过LVDs接口传输,LVDs接口标准所允许的数据传输速率远远超出了500Msps,而且差分方式能够在数字接口处降低系统噪声,这对于宽带系统尤其重要,完全支持多载波UMTS、CDMA和GSM系统。     

一种高性能CMOS采样/保持电路

介绍了一种高性能CMOS采样/保持电路.该电路在3 V电源电压下,60 MHz采样频率时,输入直到奈奎斯特频率仍能够达到90 dB的最大信号谐波比(SFDR)和80 dB的信噪比(SNR).电路采用全差分结构、底板采样、开关栅电压自举(bootstrap)和高性能的增益自举运算放大器.采用0.18 μm CMOS工艺库,对电路进行了Hspice仿真验证.结果表明,整个电路消耗静态电流5.8 mA.     

一种运用于高速ADC的采样保持电路设计

设计了一种用于Pipelined ADCs中的前置采样保持电路.从理论上推导了12bit、100MHz的模数转换器对采样保持电路各个子电路的性能指标要求,按此要求设计了增益增强型运放、自举开关等子电路.基于SMIC 0.13μm,3.3V工艺,Spectre仿真结果表明,在采样频率为100MS/s,输入信号频率为9.7656M时实现了81.9dB的信噪失真比(SINAD)和13.3位的有效位数(ENOB),无杂散动态范围(SFDR)可达94.9dB,功耗仅为24mW.输入直到奈奎斯特频率,仍能保持81.5dB的信噪失真比和13.2位的有效位数,SFDR可达到92.67dB.     

一款具有新颖的采样保持电路应用于脉冲式超宽带技术的欠采样型模数转换器

本文提出了一款基于CMOS 0.13um,具有新颖的采样保持电路,应用于脉冲式超宽带接收机的欠采样型模数转换器.本文主要的难点在于实现拥有远远高于奈奎斯特频率的输入信号的欠采样型模数转换器。根据我们的了解,本文是当今第二次提出当采样时钟大约在1.056GHz,输入信号超过4GHz的欠采样型模数转换器。电路设计中,我们提出了一款新颖的采样保持电路,解决了信号幅度的衰减和高频输入信号线性度的问题。一款使用零静态功耗动态失调校准比较器被进一步优化,实现了失调,速度以及功耗的要求。测试结果显示,当采样频率为1.056GHz,输入信号高达4.2GHz时,SFDR 为30.1dB。不包括缓冲器,ADC的功耗为30mW,芯片面积为0.6mm2.ADC的FoM是3.75pJ.     

基于0.13μm CMOS工艺2GHz高速并行结构DDFS的设计

设计实现了一种基于高速并行架构的直接数字频率合成器。核心模块相位幅度转换采用混合旋转算法实现,第一级采用CORDIC算法,预先计算旋转值;第二级采用乘法器,降低幅度计算的时钟周期。电路架构采用多路并行结构,同时采用交织采样算法来实现信号的采样,最高工作频率达到2GHz。经0.13μm 1P6M MIX Signal CMOS工艺流片,整个芯片面积为3.2mm×3.6mm。经测试在2GHz的工作频率下,输出信号在701 MHz处,窄带SFDR为86.35dB;输出信号在742 MHz处,宽带SFDR为52.01dB。     

带2位/级的新型转换过程和自锁定比较器的6位600 MS/s 逐次逼近型模数转换器

本文提出了一个在600MHz采样率下的6位逐次逼近寄存器（SAR）。由于对ADC高速的追求,本设计借鉴了2位/级的思想,并在此基础上给出了2位/级的新型转换过程,解决了DAC之间不匹配问题并减少了功耗。同时,采用了改进的分布式比较器拓扑结构以获得速度。通过整合多比较器的输入端减小了时钟馈通效应和失调,引入比较器的自锁技术进一步减小了功耗。测量结果表明,在600MHz采样频率、5.6MHz输入频率下,得到信号与噪声加失真比（SNDR）为32.13 dB,无杂散动态范围（SFDR）为44.05 dB。当输入频率接近奈奎斯特时,SNDR / SFDR分别下降到28.46/39.20 dB。最终该ADC由TSMC 65纳米工艺制造,其设计面积为0.045 mm2。在1.2V电源电压下的功耗为5.01 mW,并得到FoM值为252 fJ/转换过程。     

用于12 bit 40 MS/s低功耗流水线ADC的采样保持电路

设计了一个可降低12 bit 40 MHz采样率流水线ADC功耗的采样保持电路。通过对运放的分时复用,使得一个电路模块既实现了采样保持功能,又实现了MDAC功能,达到了降低整个ADC功耗的目的。通过对传统栅压自举开关改进,减少了电路的非线性失真。通过优化辅助运放的带宽,使得高增益运放能够快速稳定。本设计在TSMC0.35μm mix signal 3.3 V工艺下实现,在40 MHz采样频率,输入信号为奈奎斯特频率时,其动态范围(SFDR)为85 dB,信噪比(SNDR)为72 dB,有效位数(ENOB)为11.6 bit,整个电路消耗的动态功耗为14 mW。     

一种带电流源校准的16bit高性能DAC

设计了一种带电流源校准电路的16 bit高速、高分辨率分段电流舵型数模转换器(DAC)。针对电流舵DAC中传统差分开关的缺点,提出了一种优化的四相开关结构。系统分析了输出电流、积分非线性和无杂散动态范围(SFDR)三个重要性能指标对电流舵DAC的电流源单元设计的影响,完成了电流源单元结构和MOS管尺寸的设计。增加了一种优化设计的电流源校准电路以提高DAC的动态性能。基于0.18μm CMOS工艺完成了该DAC的版图设计和工艺加工,其核心部分芯片面积为2.8 mm^2。测试结果表明,在500 MHz采样速率、100 MHz输入信号频率下,测得该DAC的SFDR和三阶互调失真分别约为76和78 dB,动态性能得到明显提升。