一款基于多处理器片上系统的动态自适应仲裁器

随着深亚微米工艺技术的发展,同一芯片上集成多个处理器得以实现.通信架构是多处理器片上系统的瓶颈,而高效的仲裁器可以解决多个处理器同时访问共享资源引起的冲突和竞争,从而防止系统性能的下降.提出一款算法简单的动态自适应仲裁器.它可以自动调节各个处理器占据的总线带宽,避免饥饿现象.基于多处理器仿真平台的实验结果显示它比传统的仲裁器减少了68%的任务完成时间,缩短了78%的总线等待时间,并且能更好地控制各处理器的总线带宽.     

层次总线型多核SoC结构系统级模拟

随着半导体工艺技术的发展,在SoC中实现多个处理器内核成为可能.提出一种同构的层次总线型多核SoC芯片的结构,建立了这种结构系统级模型.基于模型实现了单程序多数据(SPMD)并行程序,以不同数目处理器核数仿真执行了并行程序,得到了比较好的性能加速比,充分体现了这种层次总线型多核SoC结构的可行性和性能的优越性.     

两级循环优先算法在PCI仲裁器上的实现

循环优先仲裁算法具有现实公平的特点,介绍了两级循环优先仲裁算法,并给出了该算法在PCI总线仲裁器上的实现方案。将PCI总线主设备分为优先权不同的四个层次,通过对各层次总线主设备的检测实现仲裁。由于采用了设备申请号寄存器组记录总线状态,避免了复杂状态机的设计,该方案可灵活应用于不同数量设备的PCI系统,具有很好的可扩展性。     

约束设置与逻辑综合在SoC设计中的应用

介绍了约束设置与逻辑综合在SoC设计中的应用,并以一款SoC芯片ZSU32的设计为例,详细讨论了系统芯片的约束设置与逻辑综合策略。     

一种低功耗SoC芯片的综合BIST方案

提出了一种低功耗的综合BIST方案。该方案是采取了屏蔽无效测试模式生成、提高应用测试向量之间的相关性以及并行加载向量等综合手段来控制测试应用，使得测试时测试向量的输入跳变显著降低，从而大幅度降低芯片的测试功耗。测试实验表明，该方案既能减少测试应用时间，又能够有效地降低芯片测试功耗，平均输入跳变仅为类似方案的2.7%。     

复杂混合信号SoC芯片的延迟测试

随着芯片集成度的持续提高以及制造工艺的不断进步,对测试覆盖率和产品良率的严格要求,需要研究新的测试方法和故障模型。基于扫描的快速延迟测试方法已经在深亚微米的片上系统（SoC）芯片中得到了广泛的使用。通过一款高性能复杂混合信号SoC芯片的延迟测试的成功应用,描述了从芯片对延迟测试的可复用的时钟产生逻辑的实现,到使用ATPG工具产生延迟图形,在相对较低的测试成本下,获得了很高的转换延迟和路径延迟故障覆盖率,满足了产品快速上市的要求。     

A high level power model for Network-on-Chip (NoC) router

This paper presents a high level power estimation methodology for a Network-on-Chip (NoC) router, that is capable of providing cycle accurate power profile to enable power exploration at system level. Our power macro model is based on the number of flits passing through a router as the unit of abstraction. Experimental results show that our power macro model incurs less than 5% average absolute cycle error compared to gate level analysis. The high level power macro model allows network power to be readily incorporated into simulation infrastructures, providing a fast and cycle accurate power profile, to enable power optimization such as power-aware compiler, core mapping, and scheduling techniques for CMP. As a case study, we demonstrate the use of our model for evaluating the effect of different core mappings using SPLASH-2 benchmark showing the utility of our power macro model.     

SoC测试集成的研究环境构建

构建了一个具有结构和功能信息的研究环境,供与SoC测试集成相关的研究使用.该环境是一个包含典型功能模块和可测性设计（design for test,DFT）方法的SoC电路,其结构化的特点使它能应用于测试接口的设计与优化、测试访问机制的设计与优化、测试调度、基于P1500标准的测试集成方案设计等众多研究领域.     

应用于MEMS陀螺仪的SoC设计

为了解决微电子机械系统(MEMS)陀螺仪体积较大、冗余的计算资源浪费等问题,对Cortex-M3内核的数据处理能力及总线架构进行了研究,设计了一款应用于MEMS陀螺仪的智能化、小型化、低功耗的片上系统(SoC);通过分析温度对陀螺输出信号的影响,对MEMS陀螺温度误差的智能化补偿方式进行了研究,采用以Cortex-M3为核心与电容/电压转换电路、模数转换器(ADC)等模块进行集成化设计的方法,在实现同样功能的情况下减小了陀螺体积;结合MEMS陀螺仪对信号处理资源的要求对存储空间及通信接口进行配置,采用0.18 μｍ BCD加工工艺对SoC进行设计制作;测试结果表明,针对MEMS陀螺仪进行匹配设计的SoC对陀螺输出信号进行温度补偿处理后,全温度区间(-40 ℃～85 ℃)零偏变化量由3.147°/s降低到0.035°/s,显著提升了MEMS陀螺仪的全温测量精度。     

一种用于数字视频媒体处理的SoC平台设计

提出了一种HDTV解码器片上系统(SoC)平台的设计，可进行多种IP核的集成，如MIPs CPU、HDTV视频解码器、视频处理器、OSD及外围IP设备，这些IP核分别可通过一个独立的接口与平台相连接。通过对总线和存储器访问带宽的估计，可以进行有效的数据通路管理。无需改变平台的系统结构就可灵活地添加新的功能，因此该SoC架构适合广泛地应用于数字视频媒体处理。     

SoC设计中的扫描测试技术

针对SoC的基于IP设计、多时钟域、多用异步逻辑、时钟门控、系统集成等特点,给出了一种层次化的扫描测试结构,并将该方法成功应用于一款具有数百万门级的SoC设计中.实验结果表明,该方法不但可以极大程度地提高芯片的可测试性,保证其测试覆盖率,也节约了产品开发时间和开发成本.     

基于模板的SoC结构自动划分方法

针对SoC芯片设计中的系统划分问题,提出一种面向应用的系统结构自动划分方法--基于模板的系统划分方法,并开发了系统划分工具--TBPS.基于模板的系统划分方法通过提取应用描述中的相似结构,并使用相似结构划分系统,最终得到一个尽量复用的系统结构.系统的相似结构划分采用遗传算法实现最优覆盖的搜索,并使用贪婪算法实现资源配置和任务调度.与已有的在系统划分中事先设定目标结构方法不同,文中方法可以根据应用的特点自动生成划分的结构.采用该方法及TBPS实现了应用描述到系统结构的自动划分.实验结果表明了TBPS对数据处理为主的应用划分的有效性.     

Design of a hardware arbiter for multi-microprocessor systems

A simple cost-effective hardware arbiter suitable for multi-microprocessor systems is described. The number of processors is not limited and any one can acquire mastership of the common bus on a priority basis. A daisychain configuration is used to minimize the required interconnection between processor modules and priority is allocated on a round-robin basis. In the realization described, the current bus master is given lowest priority so that it cannot ‘hog’ the bus by making repeated requests.Typical queueing performance of the system is described and metastability problems in flipflop-based arbiters are discussed.     

嵌入式蓄电池SoC检测系统研究与设计

系统建立了基于神经网络的电池荷电状态(SoC)的预测模型,可用于对电池电量有精确预测需求的设备中。首先,基于自适应神经网络模糊推理系统(ANFIS)的预测模型确定了网络学习算法,采用MATLAB仿真程序用不同方法构造初始ANFIS模型,利用实验数据对模型网络进行训练,分析ANFIS系统结构和参数的变化。其次,将模型值与实际测得的结果进行对比,对网络的各个参数进行调整后再次用仿真比对预测效果。最后,设计了嵌入式系统硬件和软件的结构,用正弦波注入法解决了电池内阻测量这一难点。     

一类不确定模糊动态时滞系统保成本控制

针对一类不确定非线性动态时滞系统，利用模相T—S模型，通过状态反馈对保成本控制问题进行研究。应用线性矩阵不等式给出模糊闭环系统渐近稳定的充分条件，保证了所有允许的不确定闭环系统是稳定的，而且对于一个给定的二次型成本函数，舱保证闭环成本不超过某个界。仿真结果表明所提出的控制方法是有效的。     

Joint task assignment and cache partitioning with cache locking for WCET minimization on MPSoC

Cache locking technique is often utilized to guarantee a tighter prediction of Worst-Case Execution Time (WCET) which is one of the most important performance metrics for embedded systems. However, in Multi-Processor Systems-on-Chip (MPSoC) systems with multi-tasks, Level 2 (L2) cache is often shared among different tasks and cores, which leads to extended unpredictability of cache. Task assignment has inherent relevancy for cache behavior, while cache behavior also affects the efficiency of task assignment. Task assignment and cache behavior have dramatic influences on the overall WCET of MPSoC. This paper proposes joint task assignment and cache partitioning techniques to minimize the overall WCET for MPSoC systems. Cache locking is applied to each task to guarantee a precise WCET. We prove that the joint problem is NP-hard and propose several efficient algorithms. Experimental results show that the proposed algorithms can consistently reduce the overall WCET compared to previous techniques.     

多总线接口信号处理SoC虚拟验证平台的实现

多总线接口信号处理SoC芯片是以信号处理DSP为核心集成了多个总线接口的片上系统,该SoC涉及的总线协议众多,验证复杂、工作量大,验证将是该SoC芯片开发的瓶颈。为了缩短多总线接口信号处理SoC芯片的开发周期,提高该SoC芯片的一次流片成功率,必须采用更为可靠和有效的验证方案。以SoC验证流程及方法为指导,重点介绍了多总线接口信号处理SoC虚拟验证平台的构建和具体实施。验证结果表明,该验证平台能高效、全面验证芯片功能,提高了芯片验证效率,缩短了整个芯片开发周期,为芯片的成功投片提供了可靠保障。     

基于SoC芯片的嵌入式医学检测设备平台设计

本文将嵌入式系统应用于医学检测设备的开发中,设计了以SoC芯片为核心的嵌入式医学检测设备平台,介绍并探讨了其软硬件系统的基本原理、设计思想、实现方法,并在最后介绍了一个实用的例子。通过医学检测设备软硬件平台,可有效避免设备开发时的重复工作,减少系统的研发时间和成本,缩短推出新产品的时间。     

SoC嵌入式存储器内建自修复方法

嵌入式存储器的内建自测试及修复是提高SoC芯片成品率的有效办法。详细描述了存储器良率的评估方法,提出了一种基于Mentor公司Tessent工具的存储器修复结构。该结构采用了冗余修复及电可编程熔丝eFuse硬修复的方法,具有很好的通用性及可行性,已多次应用在实际项目中。