系统级测试下静电防护器件的失效机理分析

为满足系统级电磁兼容测试标准IEC61000-4-2,许多航空电子设备中都有静电放电(ESD)防护器件,其功能的失效直接影响到被保护电路和整机的安全性.在分析该类器件的失效机理时考虑到典型性,选择双极性ESD防护器件0603ESDA-TR作为受试对象,研究了系统级ESD注入对器件性能的影响,并对器件内部温度分布进行了仿真分析.研究表明ESD脉冲注入时雪崩电流在整个pn结面分布不均匀,仅集中在边缘几个点上,局部过热点的温度甚至达到硅熔融温度,将破坏原有的晶格结构,导致器件二次击穿而发生硬损伤.当ESD电压达到25 kV后,器件的性能参数开始退化,但反向漏电流几乎不变;连续100次脉冲后器件完全失效.分析后得出的结论是:ESD防护器件遭受系统级静电放电冲击时具有累积效应,其失效是由性能退化引起的,并且传统的漏电流检测无法探测到ESD引起的损伤.     

功率快恢复二极管反偏ESD与雪崩耐量仿真

静电放电(ESD)失效与雪崩耐量是影响高压硅功率二极管,如功率快恢复二极管(FRD)性能及可靠性的两个主要因素.利用ISE TCAD平台,采用简明分段线性电流源,分别对功率FRD反偏ESD过程及雪崩耐量进行仿真计算,讨论二者的共性和差异.结果表明,器件外端电压波形均经历过冲、负阻振荡和平缓发展三个阶段,对应器件内部的“过耗尽”、雪崩注入、载流子及电场分布涨落等复杂变化,差别在于反偏ESD造成的电压过冲更明显,且出现典型的U型电场分布,与雪崩耐量相比对器件造成的影响更剧烈.为改善器件在反偏ESD和雪崩耐量测试过程中的电流丝化问题,考察了结构参数对器件抗ESD能力和雪崩耐量的影响,发现提高n-区掺杂浓度和阳极表面浓度对提高抗ESD能力和雪崩耐量起到促进作用.     

两种脉冲对集成电路损伤的相关性研究

在分析集成电路器件EMP损伤模式的基础上,给出了一种从器件热失效的角度出发对方波脉冲和ESD脉冲进行相关研究的途径:即当器件属于能量型损伤时,在一些失效机理下,可以根据器件在高压瞬态过应力作用下的功率和能量参量进行某种相关,这种相关是指可用能对器件产生相同热作用的方波脉冲来替代ESD脉冲。利用已经建立起来的器件损伤参数与脉冲参数之间的关系模型和器件的失效阈值模型,给出了这种相关的方法并讨论了这种方法在理论上的可行性以及它的适用性和局限性。     

GaAs器件电磁脉冲效应实验与毁伤机理研究

介绍了GaAs低噪声器件电磁脉冲效应实验响应的易损敏感端,对所确定的敏感端注入电磁脉冲方渡,研究了器件在静态时的损伤阈值.根据GaAs器件易损性薄弱环节,从GaAs器件的结构、内部缺陷等出发,探索电磁脉冲对GaAs器件易损性薄弱环节的损毁机理.通过对毁伤实验分析,进一步阐述了电磁脉冲对器件存在潜在不稳定性失效,对器件和整机系统设计者和使用者具有一定的参考意义.GaAs微波低噪声器件在EMP正脉冲注入情况下,获得的损伤阈值约为3.024μJ.在EMP负脉冲注入情况下,损伤阈值约为10.02μJ.初步认为GaAs FET的正脉冲EMP比负脉冲EMP更易损伤.     

CMOS集成电路中ESD保护技术研究

分析ESD失效的原因和失效模式,针对亚微米CMOS工艺对器件ESD保护能力的降低,从工艺、器件、电路三个层次对提高ESD保护能力的设计思路进行论述。工艺层次上通过增加ESD注入层和硅化物阻挡层实现ESD能力的提高;器件方面可针对电路的特点,选择合适的器件(如MOS,SCR,二极管及电阻)达到电路需要的ESD保护能力;电路方面采用栅耦和实现功能较强的ESD保护。     

硅基双极低噪声放大器的能量注入损伤与机理

针对Si基双极型低噪声放大器(LNA),用脉冲调制150MHz射频信号在其输入端进行了能量注入实验,研究结果表明Si基LNA的噪声系数和增益特性都是注入能量的敏感参数. 样品解剖和电路仿真显示能量作用使LNA内部晶体管出现基极/发射极金属化损伤,基极金-半接触电阻增大导致了LNA噪声系数增大,而Si基双极器件hFE随时间正向漂移损伤模式使LNA增益随注入能量的增加而增大. 研究表明,由于能量作用下损伤效应的复杂性,以往可靠性研究中单纯采用增益的变化来衡量器件与电路的损伤效应的方法是不全面的.     

功率快恢复二极管反偏ESD机理分析

功率半导体器件静电放电(ESD)的可靠性在应用中至关重要,其抗ESD的机理需深入研究。采用一种符合GB/T 17626.2标准的简明分段线性电流源,对功率快恢复二极管(FRD)反偏ESD过程进行仿真计算。基于器件外端电压波形经历过冲、负阻和振荡以及平缓发展三个阶段,分析了器件内部相应的一系列复杂变化。结果表明:器件内部的"过耗尽"、雪崩注入、载流子及电场分布涨落等变化,最终导致电流在pn结拐角处形成局部集中。最后,分析了器件结构参数对抗ESD能力的影响。     

NMOS器件ESD特性模拟

NMOS管I-V曲线在ESD(electrostatic discharges)脉冲电流作用下呈现出反转特性,其维持电压VH、维持电流IH、触发电压VB、触发电流IB以及二次击穿电流等参数将会影响NMOS管器件的抗ESD能力。文章通过采用SILVACO软件,对1.0μm工艺不同沟长和工艺条件的NMOS管静电放电时的峰值电场、晶格温度以及VH进行了模拟和分析。模拟发现,在ESD触发时,增加ESD注入工艺将使结峰值场强增强,VH减小、VB减小,晶格温度降低;器件沟长和触发电压VB具有明显正相关特性,但对VH基本无影响。最后分析认为NMOS管ESD失效主要表现为高电流引起的热失效,而电场击穿引起的介质失效是次要的。     

典型ESD防护器件失效机理研究

瞬态电压抑制管(TVS)是电子线路设计中常用的静电放电(ESD)防护器件,其可靠性将直接影响整个电路的安全。选取常见的TVS器件PESD5V0U1BA进行研究,通过实验和仿真分析了TVS器件的短路失效机理及其影响。研究表明,当TVS器件注入高压时,器件存在缺陷的SiO2层会发生自愈性击穿。当器件的pn结发生击穿时,器件将失效。如果两个pn结都被击穿,器件的I-V曲线表现为电阻特性。当TVS器件出现损伤后,器件仍具有箝位作用,且其表现的箝位电压更低,但由于器件的漏电流发生较大的增长,将影响被保护电路的正常工作。     

硅基双极低噪声放大器的能量注入损伤与机理

针对Si基双极型低噪声放大器(LNA),用脉冲调制150MHz射频信号在其输入端进行了能量注入实验,研究结果表明Si基LNA的噪声系数和增益特性都足注人能最的敏感参数.样品解削和电路仿真显示能量作用使LNA内部晶体管出现基极/发射极金属化损伤,基极金.半接触电阻增大导致了LNA噪声系数增大,而Si基双极器件hFE随时间正向漂移损伤模式使LNA增益随注入能量的增加而增大.研究表明,由于能量作用下损伤效应的复杂性,以往可靠性研究中单纯采用增益的变化来衡量器件与电路的损伤效应的方法是不全面的.     

静电放电电磁脉冲均匀辐射场模拟

为了研究静电放电电磁脉冲（ESDEMP）的特性,利用传统的静电放电电磁脉冲产生方法,通过静电放电模拟器在静电放电抗扰度试验平台上放电,产生了静电放电电磁脉冲,并测出了静电放电电磁脉冲的时域波形和频谱。在研究电磁脉冲模拟器的基础上,首次通过ESD模拟器和GTEM室的结合,在GTEM室内产生了均匀的、重复性和线性好的ESDEMP。实验表明,用TEMP室、GTEM室等大型装置产生均匀静电放电电磁脉冲辐射场的方案是可行的。     

单片机的ESD EMP效应及加固技术研究

ESD EMP(静电放电产生的电磁脉冲)具有上升沿陡、频带宽和峰值大等特点,对电子系统具有很强的干扰和破坏作用。为研究ESD EMP对电子系统的影响,以单片机为实验对象,对单片机系统进行了ESD EMP辐照效应实验。实验表明,单片机系统在ESD EMP作用下,会出现10多种故障现象。文中在实验基础上研究了单片机加固技术。     

静电放电电磁脉冲激励下材料屏蔽效能研究

为更好地评价电磁屏蔽材料对静电放电电磁脉冲的屏蔽效能,对静电放电脉冲激励下的材料的屏蔽效能进行了时域测试研究。以静电放电电磁脉冲为注入源,结合宽带同轴测试夹具和数字存储示波器,对一种平面材料的屏蔽效能进行了时域测试。通过得到的屏蔽前后的信号,计算了不同激励电压下该材料的峰值屏蔽效能,结果表明激励电压的大小对该材料的电磁脉冲屏蔽效能影响不大。通过对屏蔽前后信号的FFT 变换计算了其频域幅频特性曲线,与频域实验测试所得的幅频特性曲线进行了对比,结果比较一致。表明该时域测试系统能够可靠地评价材料对高压静电放电电磁脉冲激励下的衰减能力。     

pnp高频高反压沟道基区全温晶体管设计与制造

耗尽基区晶体管也称为双极静电感应晶体管(BSIT),其电流放大系数h_(FE)具有负的温度系数。双极结型晶体管(BJT)的h_(FE)具有正温度系数,将BSIJ与BJT并联,采用BJT常规工艺制造了pnp高频高反压沟道基区全温晶体管。 本文描述了这一器件的结构,工作原理,设计与制造。该器件的特点是:当温度T变化时,h_(FE)漂移较小。 测试结果表明,环境温度从25°升到180℃时,器件的h_(FE)随温度T变化率小于35％,优于同类型的常规双极结型晶体管,平均改善20％。当温室从25°降到-55℃时,器件的h_(FE)变化率小于或等于30％     

Impact of ESD-induced soft drain junction damage on CMOS product lifetime

The impact of ESD-induced soft drain junction damage on product lifetime was investigated. Several thousand input-output (IO) pads of a 0.35 pm CMOS IC were stressed by ESD (electrostatic discharge) and subsequently subjected to bakes, ESD re-stress and high temperature operating life tests. While the ESD-induced soft drain junction damage appears to be stable versus temperature stress and ESD-re-stress, it results in early failures during accelerated operating life tests. These lifetest failures are caused by breakdown of the gate oxide which was left unbroken during the ESD stress that caused the ESD-induced soft drain junction damage. Thus, ESD-induced soft drain junction damage might cause a reliability risk (latent ESD failure). Consequently, it needs to be avoided by assuring a sufficient robustness of the IC against this ESD damage mechanism. A leakage current criterion of I VA is rather large to detect this kind of damage after ESD stress.     

The effects of interconnect process and snapback voltage on the ESDfailure threshold of NMOS transistors

The electrostatic discharge (ESD) failure threshold of NMOS transistors in a shelf-aligned TiSi₂ process has been identified to be sensitive to both interconnect processes and device structures. For a consistently good ESD protection level, there is a maximum limit of TiSi₂ thickness formed on a shallow junction. The thickness is less than that required to ensure a low junction leakage current. The effect of contact processes on ESD is also studied. Both the size and quantity of contacts on the source-drain area of NMOS transistors have important effects on the ESD failure threshold of the NMOS transistor. The ESD failure threshold voltage an NMOS transistor is strongly correlated with the snapback voltage of its lateral parasitic bipolar transistor. The ESD pass voltage or the highest current that an NMOS transistor can withstand is a decreasing function of its parasitic bipolar snapback voltage. This finding explains why an abrupt junction device has a higher ESD failure threshold voltage than a graded-junction device. The gate potential of an NMOS transistor also has important effects on its failure threshold voltage     

Emitter-collector breakdown voltage BVceo versus gain hFE for various n-p-n collector doping levels

The communication presents a set of design curves of collector-emitter breakdown voltage BVceo versus gain hFE for various collector doping levels and thickness for n-p-n transistors. The results include epitaxial layer punch through and radial c-b junction breakdown.     

静电放电作用下微波双极型晶体管的失效机理研究

通过理论建模和试验测试的方法研究了多指结构微波双极型晶体管在静电放电作用下的热稳定性和电稳定性。选择2SC3356作为受试器件,对100个测试样本进行人体模型静电放电注入实验,并从器件内部电场强度、电流密度和温度分布变化出发,用二维器件级仿真软件辅助分析了在静电放电应力下其内在损伤过程与机理。由于指间热耦合的存在,雪崩电流在各指上分布不均,局部的电流拥挤和过热效应会导致晶格损伤。试验结果表明,由于特殊的物理结构,受试器件对静电放电最敏感的端对并不是EB结,而是CB结,当静电放电电压增大到1.3KV时,CB结首先损坏。失效分析进一步表明静电放电引起的失效机理通常是介质层的击穿和局部铝硅共晶体的过热融化。静电放电注入实验的过程中存在积累效应,多次低强度的注入测试会导致潜在性失效并使器件性能大幅下降。     

用于ESD防护的PDSOI NMOS器件高温特性

研究了基于0.18μm部分耗尽型绝缘体上硅(PDSOI)工艺的静电放电(ESD)防护NMOS器件的高温特性。借助传输线脉冲(TLP)测试系统对该ESD防护器件在30~195℃内的ESD防护特性进行了测试。讨论了温度对ESD特征参数的影响,发现随着温度升高,该ESD防护器件的一次击穿电压和维持电压均降低约11%,失效电流也降低近9.1%,并通过对器件体电阻、源-体结开启电压、沟道电流、寄生双极结型晶体管(BJT)的增益以及电流热效应的分析,解释了ESD特征参数发生上述变化的原因。研究结果为应用于高温电路的ESD防护器件的设计与开发提供了有效参考。     

Snapback breakdown ESD device based on zener diodes on silicon-on-insulator technology

An Electrostatic Discharge (ESD) device with snapback breakdown property based on two abreast PN junctions with different reverse breakdown voltages is proposed. The proposed device can be implemented with conventional epitaxial silicon substrate with traditional VDMOS process, such that it can be applied to protect the dielectric layer under the gate of the transistor. The ESD protection characteristics of the proposed device can be easily adjusted by controlling the junction formation condition. The performance of the proposed device is validated by experimental measurements, which have shown to be able to withstand >2 kV ESD protection voltage consistently. The layout dependence of the proposed structure is also investigated.