双极性压控振荡器电路设计

双极性压控振荡器是轴角转换器系列产品中的关键电路之一，本文在对双极性压控振荡器工作原理简要分析的基础上，重点介绍了双极性压控振荡器的设计方案和技术要求，以及电路达到的技术指标。     

5MHz精密压控晶振的研制

本文在介绍压控晶振主要技术指标的基础上阐述了５ＭＨｚ精密压控晶振的组成及晶振电路、恒温控制电路的工作原理，介绍了提高其性能的措施，最后给出了实测结果。     

一种低功耗CMOS晶振电路的设计

文章提出一种适于片内集成的低功耗CMOS晶体振荡电路，使得电路的平均工作电流从几μA下降到1μA，仿真表明在正常情况下，电路的平均工作电流小于1μA。     

优良短期稳定度10 MHz恒温晶振研制

分析了恒温晶振工作原理的基础上,提出了改善恒温晶振短期稳定度的方法。通过开展低噪声主振电路设计、高精度控温电路设计、精密双层恒温槽设计及合理选用关键元器件等具体措施,研制出具有优良短期稳定度的10 MHz恒温晶振,并对短期稳定度测试方法进行了研究。通过TSC5115短稳测试仪测试,该10 MHz恒温晶振短期稳定度达到了2×10-13/s,体积为65mm×65mm×35mm。     

双反馈晶振和石英谐振器低噪声性能的进一步研究

本文进一步探讨了有关双反馈晶振低噪声性能的问题,着重分析了石英谐振器静电容C_0对双反馈晶振电路Q倍增固子、石英谐振器Q值及净噪特性的影响。为验证上述C_0的影响,也对不同C_0的石英谱振器的相噪特性进行了测量并得到了与分析一致的结果。     

一种低功耗CMOS晶振电路的设计

本文提出一种低功耗晶振电路,电路采用一种P管和N管的栅端串联电容的反相器,这种反相器的启动电压低于P管和N管的阈值之和,整体电路消耗的电流大概为传统电路的1/5。此晶振电路基于MXIC 0.5μm仿真模型验证实现,整体电路消耗的功耗电流小于750nA。     

一种低功耗晶振电路的设计

文章提出一种适于片内集成的低功耗CMOS晶体振荡电路,使得电路的平均工作电流从几μA下降到1μA。仿真表明在正常情况下,电路的平均工作电流小于1μA。     

低噪声晶振16次倍频源

本文介绍了低噪声高次倍频器的设计原理及低相位噪声晶振１６次倍频信号源。     

晶振器件电路部分的失效分析研究

介绍了晶振器件的电路结构,并通过具体的案例,对晶振器件电路部分的失效现象以及分析流程进行了研究,以确定真正的失效机理。     

基于考毕兹振荡器的宽带混沌电路设计

针对某些雷达、通信等系统在应用中对混沌信号频域带宽的要求,设计了一种基于考毕兹振荡器电路的宽带混沌信号发生器。该混沌信号产生电路由考毕兹振荡器为基本谐振电路、级联若干容阻串并联单元的选频网络构成,混沌信号的上下限频率分别由基本谐振电路和第一节容阻串并联网络参数决定,通带频谱的平坦性受其他级联选频网络影响。根据初步分析和仿真试验,该混沌电路组成结构简单,能够产生带宽超过60MHz较为平坦的宽带混沌信号。     

100.450 MHz五次泛音温度补偿晶体振荡器

应用新的温度补偿方法研制了100.450MHz五次泛音温度补偿晶体振荡器,该振荡器由450kHz陶瓷振荡器,100MHz五次泛音晶体振荡器,混频器,晶体滤波器组成。450kHz陶瓷振荡器的输出频率与100MHz晶体振荡器的输出频率混频,滤波,取其和频。直接利用450kHz陶瓷振荡器输出频率对100MHz晶体振荡器进行温度补偿。实验结果表明,在0~70℃该振荡器的频率-温度稳定度<±7×10-7,初步测量相位噪声为-119dBc@1kHz。     

一种高频低相噪晶体振荡器电路的设计

从李森模型出发,以100 MHz振荡器为例,详细介绍了一种高频低相噪晶体振荡器电路的设计思想和指导原则。考虑了振荡器中的几个关键电路的选用,并给出了电路原理图。采用ANSOFT SERENADE8.7进行计算机仿真得出电路的频谱、波形和相位噪声曲线图,并将其优化。根据仿真结果做出实际的电路,得出实测相位噪声为-154.97 dBc/Hz@kHz-、164.17 dBc/Hz@10 kHz。可以看出,该电路在低相噪方面有一定的特点。     

1056 MHz反台晶体温补振荡器

介绍应用离子束刻蚀技术制作的三次泛音264 MHz反台晶体谐振器,制作1 056 MHz的温补晶体振荡器。由于晶体致薄技术的改进,突破了传统工艺晶体频率的上限,而晶体频率的提高,进一步改善了晶振的性能、体积、功耗等,简化了电路。     

200MHz高频晶体振荡器研制

研制了一种200 MHz高频晶体振荡器,概述了产品的组成及工作原理,给出了该高频晶体振荡器的详细设计方法.仿真与实测结果表明,该晶体振荡器不仅具有优良的相位噪声,同时也达到了预期的抗振设计要求.     

用于时钟芯片的Pierce晶体振荡器设计

分析了Pierce晶体振荡器的起振条件以及传统结构的局限性.基于CSMC 0.5 μmCMOS工艺设计实现了一种应用于时钟芯片的32.768 kHz的Pierce晶体振荡器电路.采用自动增益控制(AGC)结构,提高了频率稳定性,降低了功耗;使用单位增益放大器稳定静态工作点,有效地减小了版图的面积.通过Spectre对电路进行仿真,结果显示,电源电压在1.5～5.5 V电路输出频率都有较好的精度,最大的频率误差为0.085%,阿伦方差为2×10-8/s,在3 V电源电压下,静态平均电流仅300 nA,版图面积为300 μm×150 μm,满足时钟芯片低功耗、高稳定性、较宽的电源适用范围和节约版图面积的要求.     

50 MHz低噪声Colpitts石英晶体振荡器设计

该文在振荡器Leeson模型的基础上分析了有载品质因数（QL）对振荡器相位噪声的影响,且通过分析Colpitts振荡电路得到了其QL的表达式,明确了QL与电路参数的精确关系。并用安捷伦ADS软件对50 MHz Colpitts晶体振荡器的相位噪声进行了仿真,根据仿真结果在提高QL的基础上设计了一晶体振荡器样机,样机采用AT切三次泛音、49U电阻焊封装的晶体谐振器,其无载品质因数（Q0）为1.45×105。经测试得到其相位噪声指标优于-107 dBc/Hz@10Hz、-134 dBc/Hz@100 Hz和-152 dBc/Hz@1 kHz。实验结果表明,基于提高QL设计低相噪晶体振荡器的方法是可行的。     

A 20MHz Low Phase-Noise 0.35μm CMOS Crystal Oscillator

The design procedure of a CMOS process integrating Colpitts cr(ystal oscillator is described in detail by using the tools of Matlab and advanced design system (ADS). The small-signal analysis is performed both in the viewpoint of negative resistance and positive feedback. The analysis of condition for reliable start-up of oscillation and design guides for low phase noise is introduced. The measured phase noise is (172dBc/Hz@10 kHz and the power dissipation is 0.36 mW at power supply 3V.