时钟数据恢复电路中相位插值器的分析和设计

分析了应用于时钟恢复电路中的相位插值器.为相位插值器建立了数学模型并基于模型对相位插值器在数学域进行了详细的分析.分析结果表明相位插值器输出时钟的相位和幅度强烈地依赖于插值器输入时钟间的相位差,同时提出一种新的编码方法来补偿相位的非线性.考虑到实际电路中寄生效应,文章同样在电路域中对相位插值器进行了详细分析.通过建立电路模型得到RC时间常数和输入时钟间的相差的关系,得到了它对相位插值器线性的影响.在设计中通过在PI的输入增加可控RC的输入缓冲器来调整输入时钟沿的快慢,从而降低了这种影响.最后利用分析得到的结论,使用90nm CMOS工艺设计并制造了一个相位插值器.它的供电电压为1.2V,功耗为1mw,工作范围从1GHz到5GHz.测试结果表明,输出相位单调并具有良好的线性度,验证了分析的正确性.     

时钟数据恢复电路中相位插值器的分析和设计

分析了应用于时钟恢复电路中的相位插值器.为相位插值器建立了数学模型并基于模型对相位插值器在数学域进行了详细的分析.分析结果表明相位插值器输出时钟的相位和幅度强烈地依赖于插值器输入时钟间的相位差,同时提出一种新的编码方法来补偿相位的非线性.考虑到实际电路中寄生效应,文章同样在电路域中对相位插值器进行了详细分析.通过建立电路模型得到RC时间常数和输入时钟间的相差的关系,得到了它对相位插值器线性的影响.在设计中通过在PI的输入增加可控RC的输入缓冲器来调整输入时钟沿的快慢,从而降低了这种影响.最后利用分析得到的结论,使用90nm CMOS工艺设计并制造了一个相位插值器.它的供电电压为1.2V,功耗为1mw,工作范围从1GHz到5GHz.测试结果表明,输出相位单调并具有良好的线性度,验证了分析的正确性.     

适用于连续数据速率CDR的相位插值器研制

通过对相位插值器电路进行建模分析,得到了相位插值器的线性度与输入信号之间相位差、输入信号上升时间和输出节点时间常数的关系.根据分析得到的结论,提出了一种新型的应用于连续数据速率时钟数据恢复电路的相位插值器,通过在相位插值器之前插入延时可控的缓冲器,使其输入信号的上升时间可以跟踪数据速率的改变,在保证线性度的同时,降低电路的噪声敏感度和功耗.芯片采用Charlerd 0.13 μm低功耗1.5/3.3 V工艺流片验证,面积为0.02 mm2,数据速率3.125 Gb/s时,功耗为8.5 mW.     

一种高线性度相位插值器

设计并实现了一种高线性度相位插值器。分析了相位插值器的工作原理和传统相位插值器结构,以此为基础,提出了一种具有高线性度的相位插值器电路。该电路采用TSMC 90 nm CMOS工艺进行设计,后仿真结果表明本设计的相位插值器具有良好的线性度,整个电路版图面积为(155×368) μm²,核心电路面积为(63×114) μm²。在1.2 V的电源电压下,相位差值器模块电路的功耗为3.12 mW。     

一种新颖的低非线性全数字多相时钟产生电路

通过对传统的全数字多相位时钟产生电路进行分析和总结,提出一种新颖的延时校准算法。该算法通过优化调整延时单元的顺序,大大改善了全数字多相位时钟产生电路的非线性。整个电路基于全数字延迟锁相环,采用0.13μm CMOS工艺实现,并成功用于时间数字转换器中。输入时钟频率范围在110 MHz到140 MH间,对应的输出相位差为446 ps到568 ps,积分非线性小于0.35 LSB,微分非线性小于0.33 LSB。     

一种用于千兆以太网的时钟数据恢复电路设计与实现

采用标准0.13μm CMOS工艺,设计了一种基于相位插值器的1/4速率时钟数据恢复电路,并将其应用于千兆以太网的SerDes收发器。该电路主要由高速采样电路、相位检测电路、相位选择控制电路、相位插值控制电路、相位选择器以及相位插值器等组成。相较于传统的基于锁相环结构的时钟数据恢复电路,该电路降低了数据峰峰值抖动和电路设计的复杂度。仿真结果表明,时钟数据恢复电路锁定后,恢复的时钟和数据的峰峰值抖动分别为38 ps和87 ps,满足了IEEE 802.3z协议要求。     

现代光通信中的CMOS时钟数据恢复

针对现代光通信和其他高速串行通信,设计了一个用于高速串行收发器中的CMOS数字bang-bang时钟数据恢复系统.采用的数字bang-bang时钟数据恢复的结构,具有简单、功耗低、性能稳定的优点.时钟数据恢复采用改进编码方式的相位插值器,输出具有恒定幅度和良好的线性相位特性.测试表明,功耗为35 mW. 输入信号眼图闭合0.5UI,信号差分峰-峰值150 mV条件下误码率小于10-12.     

基于DLL的3.5GHz时钟校准电路设计

设计了一种基于某65 nm CMOS工艺的3.5 GHz时钟校准电路,应用于高速高精度DAC中。该电路采用延迟锁相环结构,优化DAC内部的数字和模拟通路时钟信号,使数据在3.5 GHz速率下完成正确转换,有效提高了系统时钟的稳定性。电源电压为1.2 V/3.3 V,时钟相位调节精度为2 ps/LSB,目标锁定相位可调,带有时钟占空比调制功能,最大功耗小于60 mW。     

一种基于开关跨导混频器的相位插值器

提出一种新型的四路正交混频器,基于该正交混频器设计了一种四路正交相位插值器。在TSMC 40 nm CMOS工艺下的仿真结果表明,在相同的电源电压和仿真环境下,设计的相位插值器与传统结构相比,其步长、积分非线性和微分非线性等指标相近,其中混频器的功耗降低9.5%。在性能相近的条件下,设计的相位插值器的功耗优于传统结构。在更低的电源电压下,基于该混频器的相位插值器将有更好的应用前景。     

2.5 Gb/s PS/PI型半速率时钟数据恢复电路设计

采用标准0.18 μm CMOS工艺,设计了一种相位选择(PS)/相位插值(PI)型半速率时钟数据恢复电路。该电路主要由半速率Bang-Bang鉴相器、改进型PS/PI电路、数字滤波器和数字控制器等模块构成。改进型PS/PI电路通过两个相位选择器和两个相位插值器实现正交时钟的产生,相较于传统结构,减少了两个相位选择器,降低了复杂度和功耗。数字滤波器和数字控制器通过Verilog代码自动综合生成,降低了设计难度。Cadence仿真结果表明,输入2.5 Gb/s伪随机数据时,电路在1.8 μs时锁定,锁定后恢复出的时钟和数据峰峰值抖动分别为17.71 ps和17.89 ps,可以满足短距离I/O接口通信的需求。     

用于高速流水线ADC的低抖动多相时钟产生电路

设计了一种用于高速流水线ADC的多相时钟产生电路。通过采用一种高灵敏度差分时钟输入结构和时钟接收电路,降低了输入时钟的抖动。该多相时钟产生电路已成功应用于一种12位250MSPS流水线ADC,电路采用0.18μm 1P5M 1.8 V CMOS工艺实现,面积为2.5 mm2。测试结果表明,该ADC在全速采样条件下对20 MHz输入信号的信噪比(SNR)为69.92 d B,无杂散动态范围(SFDR)为81.17 d B,积分非线性误差(INL)为-0.4~+0.65 LSB,微分非线性误差(DNL)为-0.2~+0.15 LSB,功耗为320 m W。     

一种500 Mbps至4 Gbps连续速率的多模式CDR电路

提出了一种连续速率的时钟数据恢复(CDR)电路,可覆盖500 Mbps到4 Gbps数据率。该CDR电路在130 nm互补金属氧化物半导体(CMOS)工艺下实现,基于相位插值(PI)原理,采用数字投票电路和相位控制逻辑替代电荷泵和模拟滤波器以方便工艺移植。为缩小片上锁相环(PLL)输出时钟频率范围,同时避免PI电路处于非线性区,该CDR电路采用多种速率模式切换的方式将采样时钟频率限定在500 MHz~1 GHz之间。PI电路为7 bit精确度,线性度良好,4 Gbps数据率时,恢复时钟的峰峰值抖动约为25.6 ps。该CDR误码率在10-10以下,可跟踪最大±976.6 ppm的数据频偏,功耗约为13.28 mW/Gbps,测试芯片大小为5 mm2,其中CDR芯核部分为0.359 mm2。     

CMOS 5 Gb/s串行接收器

设计了一个使用0.13μm CMOS工艺制造的低电压低功耗串行接收器。它的核心电路工作电压为1V,工作频率范围从2.5 GHz到5 GHz。接收器包括两个1:20的解串器、一个输入信号预放大器以及时钟恢复电路。在输入信号预放大器中设计了一个简单新颖的电路,利用前馈均衡来进一步消除信号的码间串扰,提高接收器的灵敏度。测试表明,接收器功耗45 mW。接收器输入信号眼图闭合0.5UI,信号差分峰-峰值150 mV条件下误码率小于10~(-12)。接收器还包含了时钟数据恢复电路,其中的相位插值器通过改进编码方式,使得输出信号的幅度能够保持恒定,并且相位具有良好的线性度。     

一种高精度时钟产生电路的设计

通过数字逻辑校准电路模块和电流镜阵列对环形振荡器的输入电流及充放电电流进行调整与控制，设计了一种频率为 2MHz 的高精度时钟产生电路，其具有时钟输出稳定性高、校准速度快，且电路结构简单的特点。采用 SMIC 0.18μm 工艺，在不同的工艺角及温度下对本电路进行了仿真，结果表明在以上各种仿真情况下时钟频率误差最大在±1%以内，且从开始校准到校准完成，最大所需时间不超过 400μs。     

基于锁相环的时钟相位插值电路设计与实现

千兆以太网收发器模拟前端的时钟恢复电路要求锁相环(PLL)能够提供"128相"等相位差的时钟信号.为了满足此要求,设计了一种相位插值电路,它在不增加四级VCO级数的基础上,对其输出时钟的相邻相位进行16插值.仿真结果表明,该插值电路使PLL的输出时钟相位从8相增加至128相,证明了电路的有效性.     

一种基于维纳延迟环的高线性度TDC

设计了一种基于维纳延迟环的时间数字转换器(TDC)。该TDC基于TSMC 0.18 μm CMOS工艺进行设计,实现了高分辨率和高线性度。采用一种新型环形传播延迟结构来代替时钟信号,相比传统结构,减少了1组粗-精2级插值器的使用。粗计数器由该新型环形传播延迟结构和6位计数器构成,实现了输入的START信号与周期信号同步,测量动态范围达到208 ns。粗-精2级插值器中,第1级由粗插值器和同步器构成,第2级是一个基于单阶维纳环的精插值器。利用维纳环的循环滑动测量技术,有效提高了TDC的转换线性度。仿真结果表明,该TDC的分辨精度可达10 ps,微分非线性低于20 ps,积分非线性低于30 ps。     

应用于10Gbase-KR的二阶时钟数据恢复电路的建模分析与电路设计

本文针对10 Gbase-KR的应用场合,设计了一款基于相位插值器的二阶CDR,通过对其进行线性建模分析,折中抖动容忍、锁定时间以及抖动峰值的关系,选取合适的增益系数,并采用SMIC 40 nm CMOS工艺完成了电路设计.其中二阶滤波器的比例和积分系数可调,可以追踪1 000 ppm的偏差,恢复时钟的抖动最差情况为24 ps.     

用于以太网物理层时钟同步PLL的VCO设计

研究了一种基于以太网物理层时钟同步的高带宽低噪声压控振荡器（VCO）,该VCO采用交叉耦合的电流饥饿型环形振荡器,通过级联11级环路电路和改善其控制电压变换电路,优化了VCO的输出频率范围以及降低了输出时钟的相位噪声,完全满足以太网物理层芯片时钟电路的性能指标。基于TSMC3．3V0．25μmCMOS工艺的仿真结果表明,中心频率为250MHz时,压控增益为300MHz／V,其线性区覆盖范围是60～480MHz,在偏离中心频率600kHz处的相位噪声为-108dBc。     

一种10位10MS/s全差分异步逐次逼近模数转换器

设计了一种适用于嵌入式应用的10位10 MS/s逐次逼近模拟数字转换器。数字模拟转换器采用改进的分段电容阵列结构,有效地减小了电容面积和开关切换时的功耗。电容阵列采用中心对称技术,提高了电容匹配。使用采样时钟为主时钟和异步工作方式,避免了高频时钟的使用,同时优化控制逻辑来提高转换速度。电平转换模块将低电压数字逻辑信号提升为高电平模拟信号。采用UMC 0.11μm 1P6MCMOS工艺验证。当采样频率为10 MS/s、输入频率为100kHz左右正弦信号时,信号噪声畸变比(SNDR)为59.99dB,有效分辨率(ENOB)为9.67位。测得最大微分非线性(DNL)为0.48LSB,最大积分非线性(INL)为0.61LSB。     

一种环路带宽自适应调整的时钟数据恢复电路

针对SONTE OC-192、PCIE3.0、USB3.2等协议在串行时钟数据恢复时对抖动容限、环路稳定时间的要求,提出了一种环路带宽自适应调整、半速率相位插值的时钟数据恢复电路(CDR)。设计了自适应控制电路,能适时动态调整环路带宽,实现串行信号时钟恢复过程中环路的快速稳定,提高了时钟数据恢复电路抖动容限。增加了补偿型相位插值控制器,进一步降低了数据接收误码率。该CDR电路基于55 nm CMOS工艺设计,数据输入范围为8～11.5 Gbit/s。采用随机码PRBS31对CDR电路的仿真测试结果表明,稳定时间小于400 ns,输入抖动容限大于0.55UI@10 MHz,功耗小于23 mW。