共查询到20条相似文献,搜索用时 137 毫秒
1.
Linux系统采用了虚拟存储技术,当请求的页面不在内存中时触发缺页中断,由此带来的延迟不确定,故不能满足实时应用程序的要求.此外,对于用户态和内核态存在大量数据传输的情况下,通用Linux系统也不能满足实时应用程序的需求.针对以上问题,讨论了Linux的内存管理,并采用内存映射技术来解决虚拟内存的换页问题以及实现用户态和内核态共享一块物理内存来满足实时应用程序的需求.在文章的最后,测试和比较了采用内存映射技术实现实时内存的性能.测试结果表明,采用该技术可以有效地为实时应用程序提供实时内存. 相似文献
2.
一种分布式磁盘缓存的设计与实现 总被引:1,自引:0,他引:1
为了提高系统10性能,针对松散耦合环境下,高带宽、低延迟的传输特点,提出了一种通过扩展存储器层次结构来提高系统10性能的分布式系统——分布式磁盘缓存系统DRACO。通过利用分布式环境中空闲内存节点的剩余内存,扩充系统整体缓存容量,减小访问磁盘数据的频度,最终达到提高系统整体性能的目的。 相似文献
3.
4.
5.
内存主要是用来存放各种临时输入输出数据、中间计算结果,以及与外部存储器交换信息。随着软件性能的不断更新、容量不断加大,很多具有大容量内存的电脑在运行大型软件或打开窗口过多时,会严重影响系统的运行性能。下面笔者介绍几种提高内存使用性能的技巧。1.及时释放内存如果长时间使用电脑时发现系统内存不断减少,要注意释放内存。将驻留在内存中的数据从内存中释放出来。释放 相似文献
6.
7.
阐述了龙芯3号CPU的性能特点及应用情况,分析了影响内存带宽的因素以及龙芯与至强处理器之间的差别,并使用STRAM测试工具测试出它们之间实际的内存带宽差距。提升龙芯CPU的主频并且改进片内内存控制器来提升内存带宽,同时保证龙芯系列低功耗特点。 相似文献
8.
随着DDR3内存的广泛应用以及技术的不断发展,不同的DDR3内存之间速度差异逐渐减小,针对DDR3控制器的研究已成为当前计算机领域关注的焦点。Altera在外部存储器方面提出一系列的解决方案,这些方案涵盖了从高性能DDR3到低功耗DDR的每种应用[2]。Altera FPGA通过外部存储器IP来提高存储器性能,它包括PHY和控制器。设计人员可以选择Quartus II软件所列出的默认存储器解决方案,根据存储器要求选择最佳PHY和控制器IP,也可以选择定制存储器接口。因此,使用Altera公司开发出的FPGA产品进行DDR3内存控制器的设计是一种很理想的选择。 相似文献
9.
10.
基于内部标签的综合接入系统输入输出调度方案 总被引:1,自引:1,他引:0
本文在介绍了综合业务接入系统的基本结构基础上 ,介绍了自治系统内部标签 (ILP)信令格式 ,提出了一种新的基于优先级的参数自适应轮循调度 (Priority -basedParameterAuto -adaptiveRound -robinScheduling)方案 ,以及该方案在基于ILP的综合接入系统I/O调度中的实现方法 ,并对几种调度方案的性能进行了实验比较 相似文献
11.
12.
为了获得尽可能高的并行计算单元的计算能力,对SIMD图像处理机的存储系统进行了深入研究.该存储系统根据图像处理应用的特点,使用基于编译获得的数据流存取全局信息进行数据流调度,有效地提高了数据存取的速度,满足了并行计算单元对数据存取速度的要求,为SIMD图像处理机系统性能的提高提供了支持. 相似文献
13.
《Very Large Scale Integration (VLSI) Systems, IEEE Transactions on》2008,16(11):1454-1464
14.
为解决雷达、电子对抗等高性能计算应用中的存储访问带宽瓶颈,文中设计了一种多通道交织的存储架构,通过存储通道间的地址交织映射和集中式调度器的拆分与重组,实现了多个物理存储通道的并发访问,成倍提高了访存带宽,并具有良好的可配置和可扩展特性。该设计充分利用市场现有成熟的单通道控制器技术,经济高效。为评估性能,以4通道存储系统为例,建立了周期精确的RTL模型及其仿真验证环境。测试结果显示,交织粒度在64 B~512 B内系统获得最优性能,该性能是目前广泛采用的独立多通道存储架构性能的约4倍。 相似文献
15.
16.
针对卫星图像实时接收与处理系统提出的实际应用需求,采用Xilinx的Virtex 6系列FPGA为平台设计实现了一种基于AXI4总线结构的多端口DDR3 SDRAM存储控制器。允许多个模块实时对单一DDR3外部存储器进行读写访问,满足现有系统中多处理模块需同时缓存各阶段卫星图像数据的需求。通过实际功能验证和ChipScope采样读写数据信号,验证了系统的可行性与可靠性,计算得出最大传输带宽达6.0GB/s、带宽利用率最高在70%-93%之间。应用AXI4总线结构,本多端口存储控制器在高速数据读写系统中具有很高的拓展应用价值。 相似文献
17.
18.
论述了主存储器访问操作中的bank预充电、row激活、column读写的访问调度技术。通过该技术可以缩短主存储器访问时间,从而达到提高主存储器带宽的目的。同时,为研究和评价这种主存储器访问调度策略的性能给出了一种建立仿真实验环境的思路。 相似文献
19.
20.
Onur Altintas Toshihiko Watanabe Haris Kremo Hideaki Tanaka Hitoshi Nakao Kazuya Tsukamoto Masato Tsuru 《Journal of Signal Processing Systems》2016,85(1):45-66
In the past years, many works have demonstrated the applicability of Coarse-Grained Reconfigurable Array (CGRA) accelerators to optimize loops by using software pipelining approaches. They are proven to be effective in reducing the total execution time of multimedia and signal processing applications. However, the run-time reconfigurability of CGRAs is hampered overheads introduced by the needed translation and mapping steps. In this work, we present a novel run-time translation technique for the modulo scheduling approach that can convert binary code on-the-fly to run on a CGRA. We propose a greedy approach, since the modulo scheduling for CGRA is an NP-complete problem. In addition to read-after-write dependencies, the dynamic modulo scheduling faces new challenges, such as register insertion to solve recurrence dependences and to balance the pipelining paths. Our results demonstrate that the greedy run-time algorithm can reach a near-optimal ILP rate, better than an off-line compiler approach for a 16-issue VLIW processor. The proposed mechanism ensures software compatibility as it supports different source ISAs. As proof of concept of scaling, a change in the memory bandwidth has been evaluated. In this analysis it is demonstrated that when changing from one memory access per cycle to two memory accesses per cycle, the modulo scheduling algorithm is able to exploit this increase in memory bandwidth and enhance performance accordingly. Additionally, to measure area and performance, the proposed CGRA was prototyped on an FPGA. The area comparisons show that a crossbar CGRA (with 16 processing elements and including an 4-issue VLIW host processor) is only 1.11 × bigger than a standalone 8-issue VLIW softcore processor. 相似文献