DVB-C系统中射频宽带低噪声放大器电路的设计研究

本文根据DVB系统对LNA的特殊要求,阐述了负反馈展宽放大器频带的原理,讨论了通过设计并联负反馈的手段来实现LNA宽频带稳定性,并在此基础上,设计出一种宽带LNA的拓补结构,并采用将负反馈解析计算与仿真优化相结合的LNA设计方法,给出了LNA最终设计的仿真及实测结果.实验结果和设计结果吻合较好.该LNA带宽为50 MHz～900 MHz,功率增益10.4 dB,带内增益波动0.6 dB,带内噪声系数2.7 dB～3.5 dB.     

5～13 GHz GaAs限幅低噪声放大器MMIC

基于0.15 μm GaAs pin二极管和GaAs PHEMT工艺,设计并实现了一款5～13 GHz限幅低噪声放大器(LNA)单片微波集成电路(MMIC).该MMIC中限幅器采用三级反向并联二极管结构,优化了插入损耗和耐功率性能;LNA采用两级级联设计,利用负反馈和源电感匹配,在宽带下实现平坦的增益和较小的噪声;限幅器和LNA进行一体化设计,实现了宽带耐功率和低噪声目标.测试结果表明,在5～13GHz内,该MMIC的小信号增益大于20 dB,噪声系数小于1.8 dB,耐功率大于46 dBm(2 ms脉宽,30％占空比),总功耗小于190 mW,芯片尺寸为3.3 mm×1.2 mm.限幅LNA MMIC芯片的尺寸较小,降低了组件成本,同时降低了组件装配难度,提高通道之间的一致性.     

一种2.2~4 GHz高增益低噪声放大器

采用0.25 μm GaAs赝配高电子迁移率晶体管(pHEMT)工艺,设计并实现了一种应用于5G通信2.2~4 GHz频段的高增益共源共栅低噪声放大器(LNA)。通过将并联RC负反馈与共栅接地电容结合,不使用源极电感,实现了宽带高增益的LNA设计。测试结果表明,2.2~4 GHz频段增益大于24 dB,输出3阶互调(OIP3)为28 dBm,噪声系数(NF)小于0.78 dB,功耗为190 mW,芯片面积为(810×710) μm²。综合指标(FOM)为14.4 dB,与同类LNA相比具有一定的优势。     

一种宽带CMOS低噪声放大器

基于130 nm CMOS工艺设计了一款宽带低噪声放大器(LNA),适用于Ka波段的5G应用。通过降低输入阻抗与最佳源阻抗的偏差以抑制噪声,该LNA实现了宽带的最佳噪声系数匹配。一方面,该LNA采用由LC串联组合和LC并联组合构成的宽带前端网络,在取得低噪声系数的同时,实现了宽带输入匹配;另一方面,通过体隔离技术和级间电感匹配技术提高了电路增益。同时,通过并联峰值负载技术,提高了LNA的带内增益平坦度。测试结果表明,该LNA的峰值增益为11.2 dB,-3 dB带宽为7.5 GHz(29.1～36.6 GHz)。噪声系数为5.9～6.6 dB,与仿真的最小噪声系数非常接近。输入反射系数(<-10 dB)带宽为6.7 GHz(28.3～35 GHz)。该LNA在1.2 V电源电压下功耗为9 mW,芯片面积为0.54 mm²。     

应用于SC-UWB收发机的CMOS射频接收前端电路设计

设计了应用于单载波超宽带（SC-UWB）无线收发机中的CMOS射频接收前端电路. 该前端电路采用直接变频结构,包含一个差分低噪声放大器（LNA）、一个正交混频器和两个中频放大器。其中,LNA采用源级电感负反馈结构.首先给出了该类型LNA中输入匹配带宽关于栅源电容、工作频率及匹配目标值的表达式 然后考虑到栅极片上电感、键合电感及其精度,提出了在增益和功耗约束下的噪声因子优化策略。该LNA利用两级放大级的不同谐振点实现了7.1~8.1GHz频段上的平坦增益,并具有两种增益模式来改善接收机动态范围. 正交混频器采用折叠式双平衡吉尔伯特结构. 该射频前端电路采用TSMC0.18um RF CMOS工艺设计,芯片面积为1.43 mm2. 在高、低增益模式下,测得的最大转换增益分别为42dB和22dB,输入1dB压缩点为-40dBm和-20dBm,S11低于-18dB和-14.5dB,中频3dB带宽大于500MHz. 高增益模式下双边带噪声因子为4.7dB. 整个电路在1.8V供电电压下功耗为65mW。     

一种高增益的宽带低噪声放大器的设计

采用SANAN公司的0.25μm E-Mode pHEMT工艺,基于ADS仿真,设计了一款工作频率为2.0～4.2 GHz的两级级联的宽带LNA芯片。芯片采用电阻偏压的方式,实现了3.3 V单电源供电。同时,设计了一种改进型的RLC并联负反馈结构,实现了宽带匹配。仿真结果表明,该LNA在2.0～4.2 GHz频段内,最大增益为30.9 dB,增益平坦度为±0.6 dB左右,输入回波损耗小于-9 dB,输出回波损耗小于-12 dB;噪声系数为(1.2±0.14) dB;系统稳定性因子K在全频带内大于2.8;芯片面积为0.78 mm×2.2 mm。     

一个基于65 nm CMOS工艺具有17.3 dB增益的47-67 GHz宽带低噪声放大器

报道了一个基于65 nm CMOS工艺具有17.3 dB增益的47-67 GHz宽带低噪声放大器（LNA）。文中首先阐述了毫米波电路的特征,并讨论了其设计方法。LNA的宽带输入匹配通过源极电感退化获得,这种结构在低GHz频段为窄带匹配,但由于栅漏电容Cgd的存在,在毫米波频段其进化为宽带匹配。为了使噪声系数（NF）最小化,LNA在第一级使用了共源（CS）结构而不是cascode结构,同时文中也探讨了噪声匹配的原理。LNA的后两级使用cascode结构以提高功率增益。对共栅（CG）晶体管中栅极电感的增益提升效应进行了分析。级间T形匹配网络用来提升电路带宽。所有片上电感和传输线都在3维电磁仿真工具中建模和仿真以确保成功的设计。测试结果显示LNA在60 GHz处取得最高的 17.3 dB增益,同时3-dB带宽为20 GHz（47-67 GHz）,涵盖所需要的59-64 GHz频段,并在62 GHz取得最低的4.9 dB噪声系数。整个LNA从1.2 V电源处吸收19 mA电流,芯片包括焊盘占用面积为900×550 μm2。     

1MHz～40GHz超宽带分布式低噪声放大器设计

为满足宽带系统中低噪声放大器(LNA)宽带的要求,采用0.15μm GaAs赝配高电子迁移率晶体管(PHEMT)工艺,设计了两款1 MHz^40 GHz的超宽带LNA,分别采用均匀分布式放大器结构及渐变分布式放大器结构,电路面积分别为1.8 mm×0.85 mm和1.8 mm×0.8 mm。电磁场仿真结果表明,1 MHz^40 GHz频率范围内,均匀分布式LNA增益为15.3 dB,增益平坦度为2 dB,噪声系数小于5.1 dB;渐变分布式LNA增益为14.16 dB,增益平坦度为1.74 dB,噪声系数小于3.9 dB。渐变分布式LNA较均匀分布式LNA,显著地改善了增益平坦度、噪声性能和群延时特性。     

一种3~5GHz超宽带单端输入差分输出LNA

采用0.18μm CMOS工艺设计了一种应用于UWB的低噪声放大器(low noise amplifier,LNA).该LNA工作频率为3~5GHz,采用Matlab数学建模方法优化噪声系数,同时采用了单端输入差分输出的电路结构实现信号差分输出;采用了RC反馈技术和源级负反馈技术进行输入宽带匹配.设计使用Cadence软件进行后仿真,仿真结果显示,平均输出增益(S21、S31)为16.1dB,3~5GHz范围内S11-10.9dB,NF为2.04~2.68dB,差分输出端口最大误差相位为4°.使用1.8V电源供电,直流功耗为18.4mW.     

基于CMOS工艺的一种低功耗高增益低噪声放大器

采用0．18μm CMOS工艺,两级共源结构实现了低功耗高增益的低噪声放大器（LNA）设计。共源结构的级联采用电流共享技术,从而达到低功耗的目的。电路的输入端采用源极电感负反馈实现50欧姆阻抗匹配。同时两级共源电路之间通过串联谐振相级联。该LNA工作在5．2GHz,1.8V电源电压,能提供20dB的增益（S21为20dB）,而噪声系数为1．9dB,输入匹配较好,S11为-32dB。