互连线网时延估算的一种有效算法

本文提出一种基于传递函数递推和系数匹配的互连线网时延估算法,该算法用二极点模型逼近互连线网的传递函数,仅通过计算某一频率点上的传递函数,就可利用导出的解析公式或拟合的经验公式进行快速时延估算,不必进行复杂的分量计算,算例表明,对于各个门限值,其计算结果均与ｓｐｉｃｅ计算的时延值发接近,计算量也比通常基于高阶分量计算的算法大为减少,在计算效率和模拟精度两方面得到较好折衷,对于互连线网时延估算具有实用     

斜阶跃信号激励下的RLC互连线时延模型

文章对斜阶跃信号激励下的RLC互连线时延模型进行了研究.用改进1阶模型逼近传输线的传输函数,得到了比较简洁的时延解析式.该模型计算所得的结果与SPICE仿真结果的误差小于5%.     

带时延约束的FPGA布线算法

基于ＳＲＡＭ编程结构的门海型ＦＰＧＡ连线上的时延较之ＡＳＩＣ来说比较大,连线延迟不可预测．在很多应用中必须对关键路径的时延加以定量限制（包括上限、下限和一组路径的时延差）．时延约束的实现需要布图算法来保证．一般时延驱动的布线算法只能定性地优化时延性能,不能满足定量要求．本文提出了高性能ＦＰＧＡ最短路径布线算法,以它为主体的ＦＰＧＡ布线器能全面地考虑各种时延约束,更好地利用布线资源,对其它无时延约束的线网也可进行时延优化,提高整个芯片的性能     

SOC布图设计中的互连优化算法

使用Elmore时延模型,对二端连线的缓冲器插入方法进行了详细的讨论.给出了最小时延下,缓冲器的最佳数量和位置;同时给出了在一定时延约束条件下的缓冲器的最小数量及位置;并在典型的0.18μm工艺参数条件下进行了测试.测试结果显示,缓冲器插入方法可以显著地减小线上的时延,而且缓冲器的数目将随着时延约束的放宽而迅速下降.当时延约束仅比最优时延多5%时,插入的缓冲器数目就降到了最佳缓冲器数的70%左右,这一结果对缓冲器插入算法具有普遍的指导意义.     

SOC布图设计中的互连优化算法

使用Elmore时延模型,对二端连线的缓冲器插入方法进行了详细的讨论.给出了最小时延下,缓冲器的最佳数量和位置;同时给出了在一定时延约束条件下的缓冲器的最小数量及位置;并在典型的0 .18μm工艺参数条件下进行了测试.测试结果显示,缓冲器插入方法可以显著地减小线上的时延,而且缓冲器的数目将随着时延约束的放宽而迅速下降.当时延约束仅比最优时延多5 %时,插入的缓冲器数目就降到了最佳缓冲器数的70 %左右,这一结果对缓冲器插入算法具有普遍的指导意义.     

基于RLC模型的树形互连线时延估算

文章给出了基于RLC模型的树形互连线50％时延的估算公式。这里给出的算法精度较高(与SPICE仿真结果的误差在10％以内)，而且具有与Elmore时延相同的算法复杂度。该算法基于RLC模型，可以得到各种不同的阻尼响应，包括欠阻尼振荡，而Elmore时延只能反应呈单调变化的过阻尼响应。因此，该算法对阻尼响应的估算精度高于Elmore时延，而其相当的计算开销(算法复杂度)使它可以应用于Elmore时延使用的各个领域。     

FPGA的布线开关和互连线段的优化设计

文章以TSMC'0.35μm,三层金属CMOS工艺为基础,对FPGA互连资源中布线开关和互连线段进行了具体分析。研究表明,布线开关中同时混合使用传输门和三态缓冲器以及采用不同逻辑长度的互连线段组合时将会产生较好的面积-延时值。     

时延驱动的整平面整体布线算法

本文结出了一个新的时延驱动的整体布线算法．算法采用了整平面布线技术,从而具有快速求解的特点且无网序问题的困扰．算法优化的目标是使所有线网的最大时延之和最小,尤其是在关键路径上的线网实际电路的布线结果表明该算法可有效地改善关键路径上线网的时延．     

采用精确时延模型基于路径的缓冲器插入时延优化

提出了一种基于路径的缓冲器插入时延优化算法 ,算法采用高阶模型估计连线时延 ,用基于查表的非线性时延模型估计门延迟 .在基于路径的时延分析基础上 ,提出了缓冲器插入的时延优化启发式算法 .工业测试实例实验表明 ,该算法能够有效地优化电路时延 ,满足时延约束     

VDSM集成电路互连特性及RC延迟研究

利用多层金属导体寄生电容模型,详细分析了不同的金属互连线参数对寄生电容的影响,并采用一个闭合公式对超深亚微米级集成电路中的RC互连延迟进行估计.结果表明,当金属导线的纵横比接近2时,线间耦合电容对互连总电容的影响将占主导地位.在超深亚微米工艺条件下,当金属线宽和间距比例W/P的最优质值为0.5～0.6时,计算的互连延迟为最小.此外,还给出了低介电常数材料对互连线电容和延迟的影响,为超深亚微米级的集成电路设计与实现提供有益的参考.     

一种多端口器件测量技术

给出了一种用二端口矢量网络分析仪(VNA)对多端口器件进行测量的方法,该方法运用简单的迭代法,减小由于其余端口所接负载的非匹配性引入的误差,易于通过软件实现。利用该方法对三端口器件巴伦进行测量,并将最后结果与三端口VNA测得的结果进行比较。比较结果表明,幅度误差小于0.2dB,相位误差小于3°。该方法在多端口VNA不可获得的情况下,可以应用到多端口器件的精确测量上。     

深亚微米VLSI电路中互连线的几何优化设计

基于三维 L aplace方程的 Silvaco Interconnect3D模拟程序数值解 ,对互连寄生电容进行了计算 ,其结果用于 0 .2 5μm CMOS技术互连延迟及串扰的 SPICE模拟中。模拟结果表明 ,基于W/ P=0 .3～ 0 .4的布线准则可以获得最优的互连延迟与串扰 (Crosstalk)特性 ,通过优化互连线及驱动管的几何尺寸可以显著地减小互连线的延迟及串扰噪声。     

ULSI中的铜互连线RC延迟

随着ULSI向深亚微米特征尺寸发展，互连引线成为ULSI向更高性能发展的主要限制因素。由互连引线引起的串扰噪音及RC延迟限制了ULSI的频率性能的提高，同时考虑到电迁移和功率损耗，人们开始寻找新的互连材料；低电阻率的铜互连材料和低介电常数介质的结合可以有效地发送互连线的性能，主要讨论了互连延迟的重要性以及发送和计算延迟的方法。     

多芯片组件互连延迟的建模及其解

多芯片组件中互连线必须采用完整的ＲＬＣ分布参数模型，要得到关于这样的传输线上的既准确又有效的延迟的解比以往建立在ＬＣ或ＲＣ线模型上的求解更具有综合性。分别采用三种不同的技术对多芯片组件互连延迟进行建模，并给出了相应的解。     

多芯片组件（MCM）的互连延时

高速、高性能MCM中，往往把电路设计在欠阻尼小振荡输出的工作状态，以保持信号在互连传输线中的快速和平稳传播。已有文献关于互连延时的研究往往是针对过阻尼或欠阻尼大振荡工作状态，即对应于通常的IC和PCB互连，即使对高速VLSI互连延时的研究，考虑到计算的复杂性和有效性，也往往只处理过阻尼和欠阻尼大振荡两种状态，因此若将给出的结果用于研究MCM互连延时，误差相当大甚至无效。本文提出了一种研究MCM互连延时的方法，并给出了延时在3种工作状态下与各物理参数之间的确定公式。     

基于LTCC的毛纽扣垂直互连技术研究

基于独立的二维LTCC微波模块间的垂直互连技术展开研究,设计两种毛纽扣微波垂直互连结构,分别为同轴型和三线型。通过三维电磁仿真软件HFSS对三线型毛纽扣垂直互连结构模型进行分析优化,并对相应工艺进行研究,完成两种毛纽扣垂直互连样品的制作。模型中选用的毛纽扣高度为3 mm,直径0.5 mm。两种毛纽扣互连样品测试结果均与仿真结果相符,在X波段内都具有良好的微波传输性能。     

ULSI多层铜互连线的碟形坑问题研究

介绍了ULSI多层铜互连线中的碟形坑问题,对其产生的原因及影响因素进行了分析。针对影响因素中的工艺条件,分别进行了不同压力、温度、流量的试验,得到了上述各因素对抛光速率的影响。基于上述试验结果,确定了铜互连线化学机械抛光(CMP)的工艺条件,并进行了不同抛光液配比的试验,从而找出一种合适的方法,使不同材料的抛光速率达到一致,有效降低了碟形坑出现的几率。     

电子产品先进制造中的电气互联技术发展新动态

电气互联技术是电子产品先进制造技术的典型技术,具有机电结合技术综合度高的特点.电气互联技术已经由以表面组装技术（SMT）、微组装技术、立体组装技术和高密度组装技术等技术为标志的发展时期,逐步进入了以光电互联技术、结构功能构件互联技术等为标志的新技术发展时期,其特征是技术综合度更高、机电关联性更强、互联工艺难度更大、对电子装备系统性能和功能的影响更为直接.简介了电气互联技术及其光电互联、结构功能构件互联新技术的基本概念和发展动态.