互连线网时延估算的一种有效算法

本文提出一种基于传递函数递推和系数匹配的互连线网时延估算法,该算法用二极点模型逼近互连线网的传递函数,仅通过计算某一频率点上的传递函数,就可利用导出的解析公式或拟合的经验公式进行快速时延估算,不必进行复杂的分量计算,算例表明,对于各个门限值,其计算结果均与ｓｐｉｃｅ计算的时延值发接近,计算量也比通常基于高阶分量计算的算法大为减少,在计算效率和模拟精度两方面得到较好折衷,对于互连线网时延估算具有实用     

斜阶跃信号激励下的RLC互连线时延模型

文章对斜阶跃信号激励下的RLC互连线时延模型进行了研究.用改进1阶模型逼近传输线的传输函数,得到了比较简洁的时延解析式.该模型计算所得的结果与SPICE仿真结果的误差小于5%.     

带时延约束的FPGA布线算法

基于ＳＲＡＭ编程结构的门海型ＦＰＧＡ连线上的时延较之ＡＳＩＣ来说比较大,连线延迟不可预测．在很多应用中必须对关键路径的时延加以定量限制（包括上限、下限和一组路径的时延差）．时延约束的实现需要布图算法来保证．一般时延驱动的布线算法只能定性地优化时延性能,不能满足定量要求．本文提出了高性能ＦＰＧＡ最短路径布线算法,以它为主体的ＦＰＧＡ布线器能全面地考虑各种时延约束,更好地利用布线资源,对其它无时延约束的线网也可进行时延优化,提高整个芯片的性能     

SOC布图设计中的互连优化算法

使用Elmore时延模型,对二端连线的缓冲器插入方法进行了详细的讨论.给出了最小时延下,缓冲器的最佳数量和位置;同时给出了在一定时延约束条件下的缓冲器的最小数量及位置;并在典型的0 .18μm工艺参数条件下进行了测试.测试结果显示,缓冲器插入方法可以显著地减小线上的时延,而且缓冲器的数目将随着时延约束的放宽而迅速下降.当时延约束仅比最优时延多5 %时,插入的缓冲器数目就降到了最佳缓冲器数的70 %左右,这一结果对缓冲器插入算法具有普遍的指导意义.     

SOC布图设计中的互连优化算法

使用Elmore时延模型,对二端连线的缓冲器插入方法进行了详细的讨论.给出了最小时延下,缓冲器的最佳数量和位置;同时给出了在一定时延约束条件下的缓冲器的最小数量及位置;并在典型的0.18μm工艺参数条件下进行了测试.测试结果显示,缓冲器插入方法可以显著地减小线上的时延,而且缓冲器的数目将随着时延约束的放宽而迅速下降.当时延约束仅比最优时延多5%时,插入的缓冲器数目就降到了最佳缓冲器数的70%左右,这一结果对缓冲器插入算法具有普遍的指导意义.     

基于RLC模型的树形互连线时延估算

文章给出了基于RLC模型的树形互连线50％时延的估算公式。这里给出的算法精度较高(与SPICE仿真结果的误差在10％以内)，而且具有与Elmore时延相同的算法复杂度。该算法基于RLC模型，可以得到各种不同的阻尼响应，包括欠阻尼振荡，而Elmore时延只能反应呈单调变化的过阻尼响应。因此，该算法对阻尼响应的估算精度高于Elmore时延，而其相当的计算开销(算法复杂度)使它可以应用于Elmore时延使用的各个领域。     

时延驱动的整平面整体布线算法

本文结出了一个新的时延驱动的整体布线算法．算法采用了整平面布线技术，从而具有快速求解的特点且无网序问题的困扰．算法优化的目标是使所有线网的最大时延之和最小，尤其是在关键路径上的线网实际电路的布线结果表明该算法可有效地改善关键路径上线网的时延．     

FPGA的布线开关和互连线段的优化设计

文章以TSMC'0.35μm,三层金属CMOS工艺为基础,对FPGA互连资源中布线开关和互连线段进行了具体分析。研究表明,布线开关中同时混合使用传输门和三态缓冲器以及采用不同逻辑长度的互连线段组合时将会产生较好的面积-延时值。     

采用精确时延模型基于路径的缓冲器插入时延优化

提出了一种基于路径的缓冲器插入时延优化算法 ,算法采用高阶模型估计连线时延 ,用基于查表的非线性时延模型估计门延迟 .在基于路径的时延分析基础上 ,提出了缓冲器插入的时延优化启发式算法 .工业测试实例实验表明 ,该算法能够有效地优化电路时延 ,满足时延约束     

VDSM集成电路互连特性及RC延迟研究

利用多层金属导体寄生电容模型,详细分析了不同的金属互连线参数对寄生电容的影响,并采用一个闭合公式对超深亚微米级集成电路中的RC互连延迟进行估计.结果表明,当金属导线的纵横比接近2时,线间耦合电容对互连总电容的影响将占主导地位.在超深亚微米工艺条件下,当金属线宽和间距比例W/P的最优质值为0.5～0.6时,计算的互连延迟为最小.此外,还给出了低介电常数材料对互连线电容和延迟的影响,为超深亚微米级的集成电路设计与实现提供有益的参考.     

集成电路时间延迟优化分析与模拟

基于Elmore模型，优化分析了N级二维CMOS传输门链和Ⅳ门三维双栅SOI IC的时间延迟，给出了HSPICE模拟结果。研完表明，由相同尺寸管子构成的N级二维CMOS门链，当把N级分作每3级为一组并且以缓冲门相间隔时，总时延存在极小值；由宽度尺寸比为3的三级不等尺寸管子所构造的传输门链间隔以缓冲门，也存在最小时延；当N门三维双栅SOI IC分为6个器件层时，可获得最小的时间延迟。     

矩形微带贴片天线的简化多端口网络模型

提出了矩形微带贴片天线的简化多端口网络模型，并运用该模型和二维平面电路的分析方法计算了一矩形微带贴片天线的输入阻抗，所得结果与一些文献的计算结果和实验结果相一致，证明了所用方法是有效的。     

一种多端口器件测量技术

给出了一种用二端口矢量网络分析仪(VNA)对多端口器件进行测量的方法,该方法运用简单的迭代法,减小由于其余端口所接负载的非匹配性引入的误差,易于通过软件实现。利用该方法对三端口器件巴伦进行测量,并将最后结果与三端口VNA测得的结果进行比较。比较结果表明,幅度误差小于0.2dB,相位误差小于3°。该方法在多端口VNA不可获得的情况下,可以应用到多端口器件的精确测量上。     

深亚微米VLSI电路中互连线的几何优化设计

基于三维 L aplace方程的 Silvaco Interconnect3D模拟程序数值解 ,对互连寄生电容进行了计算 ,其结果用于 0 .2 5μm CMOS技术互连延迟及串扰的 SPICE模拟中。模拟结果表明 ,基于W/ P=0 .3～ 0 .4的布线准则可以获得最优的互连延迟与串扰 (Crosstalk)特性 ,通过优化互连线及驱动管的几何尺寸可以显著地减小互连线的延迟及串扰噪声。     

ULSI中的铜互连线RC延迟

随着ULSI向深亚微米特征尺寸发展，互连引线成为ULSI向更高性能发展的主要限制因素。由互连引线引起的串扰噪音及RC延迟限制了ULSI的频率性能的提高，同时考虑到电迁移和功率损耗，人们开始寻找新的互连材料；低电阻率的铜互连材料和低介电常数介质的结合可以有效地发送互连线的性能，主要讨论了互连延迟的重要性以及发送和计算延迟的方法。     

多芯片组件互连延迟的建模及其解

多芯片组件中互连线必须采用完整的ＲＬＣ分布参数模型，要得到关于这样的传输线上的既准确又有效的延迟的解比以往建立在ＬＣ或ＲＣ线模型上的求解更具有综合性。分别采用三种不同的技术对多芯片组件互连延迟进行建模，并给出了相应的解。     

计算机网络互连模式及实现技术

本文讨论了计算机网络互连的体系结构模式及实现技术。文中先论述了ＩＳＯ、ＤＯＤ和Ｐｕｐ网际互连参考模式，然后讨论了网络互连的主要实现技术：互连层，网际寻址，网际路由选择，信包分拆与重装，网际流控与拥挤控制，网际保安与差错控制，网际信关与桥以及协议转换等技术。     

多芯片组件（MCM）的互连延时

高速、高性能MCM中，往往把电路设计在欠阻尼小振荡输出的工作状态，以保持信号在互连传输线中的快速和平稳传播。已有文献关于互连延时的研究往往是针对过阻尼或欠阻尼大振荡工作状态，即对应于通常的IC和PCB互连，即使对高速VLSI互连延时的研究，考虑到计算的复杂性和有效性，也往往只处理过阻尼和欠阻尼大振荡两种状态，因此若将给出的结果用于研究MCM互连延时，误差相当大甚至无效。本文提出了一种研究MCM互连延时的方法，并给出了延时在3种工作状态下与各物理参数之间的确定公式。