基于FPGA的小数分频实现方法

提出了一种基于FPGA的小数分频实现方法。介绍了现有分频方法的局限性,提出一种新的基于两级计数器的分频实现方法,给出该方法的设计原理以及实现框图,利用软件对电路进行仿真,由仿真结果可以看出该方法可有效实现输入信号频率的小数调整,最后分析了方法的优缺点及其应用领域。实验结果表明,设计方法能够高精度地完成对信号频率的微调,并且频率转换时间被缩短到2.56μs。     

一种轨道移频信号解调的新方法

对铁路轨道移频信号的频谱进行了分析,根据其频谱特点,提出了基于欠采样的FFT检测方法,并给出了计算原始频谱和上下边频的新方法,分析了采样频率的选取以及欠采样前后信号频谱之间的关系,同时对频率分辨率和精度进行了研究。此方法简单易行,具有很高的工程实用价值。     

一种实时频谱仪中帧检波器的FPGA实现

针对实时频谱仪中无缝频谱数据量巨大导致难以进行传输和显示的问题,基于FPGA的FIFO资源设计了一种适用于实时频谱仪的帧检波器,在保留信号特征的条件下将多帧频谱数据合并为一帧进行传输与刷新。仿真与实际测试结果表明该检波器具有正峰值、负峰值、平均值和实时刷新四种检波方式,能够在检波的同时实现对分析带宽外频谱数据的截断。相比于传统基于RAM实现的帧检波器,该检波器不需要控制RAM读写地址,易于实现,占用逻辑资源较少,已在实时频谱仪中得到应用。     

一种基于FPGA的分频方法研究

本文通过对不同的Verilog HDL语言程序语句进行比较分析和仿真综合,应用参数化的程序设计方法,在大规模可编程逻辑器件上,实现了一种软件化的分频方法。该方法对于在FPGA上设计其他类型的分频器,如非等占空比及半整数分频器,以提高FPGA的利用率具有很好的指导作用,同时也为系统设计人员进行电路的分频设计提供了一种思路。     

一种并行存储器系统的FPGA实现

介绍一种可在现代小卫星上应用的高（低）位交叉并行存储系统,并给出了该存储系统控制器的FPGA实现。该系统的应用将极大地增强星上计算机的数据通信和图象处理的能力,并提高整个系统的可靠性。     

一种基于FPGA的SPWM波的实时生成方法

文中基于FPGA设计了一种新型的三相SPWM波的实时生成方法.该方法以Xilinx公司的Spartan-3E系列FPGA芯片XC3SS00E作为控制核心,结合直接数字频率合成技术(DDS),利用VHDL语言实时生成三相SPWM波形.通过三个相位互差120°的正弦调制波与一个三角载波进行比较来产生三相SPWM脉冲信号,由两者的交点来确定逆变器开关时刻,其中载波频率、载波比以及死区时间可变,使牛成的三相SPWM波适应性强.通过Modesim和数字示波器验证了利用IWGA实时生成三相SPWM波的町行性,为该方法进一步应用提供了一个良好的开放平台.     

区间数排序的一种联系数方法

针对区间数排序问题,利用集对分析联系数理论中关于不确定与确定性问题的理论方法,提出了一种新的区间数排序方法.该方法用联系数中的同、异.反反映了区间数的不确定及其变化趋势,并结合该理论提出了一个区间数排序指标的新概念--势.在此基础上,给出了一个具体实例,通过实例表明该方法计算不仅简便而且有效正确.     

一种高分辨率频率合成器的设计

本文对直接数字频率合成芯片AD9954进行了介绍,对DDS率合成器的原理和设计方法进行了论述,然后从硬件和软件两部分对高分辨率快速跳频DDS基带频率源的设计进行了详细的介绍,对于基带频率合成器的设计具有一定的指导意义.本文设计的频率合成器的输出频率范围22MHz—37MHz,分辨率为5Hz.     

一种适用于射频数字功放的量化策略

为了提升射频数字功放整体效率,需要降低前端△∑调制器(DSM)输出的平均切换频率,以减少功放的切换损耗。基于滞环比较思想在DSM中提出了一种可变门限量化策略,并通过理论和仿真分析了该策略下DSM输出的平均切换速率以及带内SNR性能。结果表明,采用所提出的量化策略,在带内SNR减少有限的情况下,能够有效降低DSM输出的平均切换频率。     

一种易于产品化的十进制频率合成器

介绍的频率合成器是用一个５ＭＨｚ的恒温控制的高稳定时钟合成出２．７～３．６ＭＨｚ十个标准子钟源，通过八个十进制电子开关一一加到八个（根据频率分辨率的要求可增减）混频环中，再经过倍频和混频可获得０．１Ｈｚ～１００ＭＨｚ频率范围的精密信号。由于十个子钟源及八个混频环，电路结构一样，器件品种相同，很容易产品化。     

基于FPGA的通用分频器设计

本文介绍了一种能够完成半整数和各种占空比的奇/偶数和的通用的分频器设计.并给出了本设计在Altera公司的FLEX10K系列EPFIOKIOLC84-3型FPGA芯片中实现后的测试数据和设计硬件的测试结果,结果表明了设计的正确性和可行性.由于设计采用VHDL硬件描述语言实现,用户可以自行裁减和设置分频器的功能,所以有很广泛的应用价值.     

一种新型玻窗清洁机器人的设计与实现

为了实现对玻璃窗户全方位自动、高效地清洁,设计了一种新型玻窗清洁机器人.介绍了机器人的总体设计思路,重点阐述了机器人的结构设计、驱动模块以及控制算法.测试表明,该玻窗清洁机器人操作简单、控制灵活、实用性强,且具有较高的可靠性和准确性,可实现竖直方向全方位自由移动,清洁效果良好.     

一种新型集成荧光传感器设计与实现

基于标准CMOS工艺设计了一种新型的集成荧光传感器,该传感器采用P+/Nwell/Psub双结深光电二极管结构和高灵敏度的电容跨阻抗放大器(CTIA)有源像素电路结构。传感器采用0.5μm CMOS工艺实现,测试结果表明:双结深光电二极管在波长532 nm时具有峰值灵敏度为2×10-8A·m2/W,CTIA有源像素结构在光照6lx、积分时间为310μs时的灵敏度可以达到2243 V/lx·s。该设计表明:采用双结深光电二极管单元的CTIA有源像素电路对微弱的光具有更高的光电转换灵敏度。     

基于时频联合的OFDM系统载波频偏估计方案及FPGA实现*

提出了一种完整的OFDM时频联合载波频偏估计方案。首先利用时域插入的CAZAC前导码进行符号粗同步和时域小数频偏估计,然后使用频域插入的连续导频对FFT解调后的数据进行整数频偏估计,最后使用相邻符号的连续导频对残余的相位误差进行跟踪,得到精确的载波频率同步。给出了算法各部分的FPGA实现框图和硬件电路实测效果。仿真结果表明,本方案可以对±N/2个子载波间隔内的载波频偏实施快速捕获与跟踪,估计精度达到10-3～10-4,具有很好的工程实用性。     

基于源耦合逻辑的正交二分频器设计

设计了一种基于源级耦合结构的正交二分频电路,由两个完全相同的源级耦合D触发器级联构成,交替工作于触发和锁存模式。对传统的源级耦合结构做了适当改进,采用动态负载,通过对PMOS管的开：是控制很好地解决了电路工作速度和输出摆幅间的矛盾;且时钟开关PMOS和NMOS采用不同直流偏置,便于低电源电压下直流工作点的选取。采用TSMC 0．18μmRFCMOS工艺进行仿真验证。实验结果表明,分频器在1．92GHz愉入时钟频率下能正常实现正交二分频,有较宽的锁定范围,且在3V电源电压下功耗仅为1．15mW。     

一种ARM+DSP协作架构的FPGA验证实现

介绍了以ARM+DSP体系结构为基础的FPGA实现。在其上验证应用算法,实现了由ARM负责对整个程序的控制,由DSP负责对整个程序的计算,最大程度地同时发挥了ARM和DSP的各自优势。     

应用于倍频电路的吞脉冲分频器设计

分析了应用于倍频电路的吞脉冲分频器的工作原理,建立了基于Simulink和FPGA的分频器模型.实验结果表明,该分频器可以实现双模分频功能,并能大幅度降低数字电路的功耗,为开发实用倍频电路提供了可行途径.     

数控振荡器应用及其在FPGA中的实现

本文首先描述NCO的基本工作原理,然后介绍利用NCO产生调频信号(FM)、频移键控信号(FSK)、相移键控信号(PSK)、调幅信号(AM)和幅度键控信号(ASK)等多种调制信号的方法,最后以调幅信号(AM)为例介绍调制信号在FPGA中的实现。     

FPGA realization of the LIRA neural classifier

Different types of neural networks can be used to classify images. We propose to apply LIRA (LImited Receptive Area) neural classifier to work with images. To accelerate the neural network functioning we propose a digital implementation of the LIRA neural classifier. We begin with a neuron design, and then continue with the neural network simulation. The advantage of neural network is its parallel structure and possibility of the training. FPGA (Field Programmable Gate Array) allows the implementation of these parallel algorithms in a single device. Speed of classification is one of the most important requirements in adaptive control systems based on computer vision. The contribution of this article is LIRA neural classifier implementation with FPGA for two classes to accelerate the training and recognition processes.