C波段宽带高速跳频频率源的设计与实现

针对高速跳频通信系统的需求,设计并实现了一款工作在C波段、带宽为1 GHz、步进为3 MHz的宽带频率源。该频率源采用DDS激励PLL方案,用FPGA控制DDS实现低频段的小步进跳频,再用乒乓式锁相环进行倍频得到最终输出。采用2路DDS基准时钟来保证杂散指标,并对跳频时间和相位噪声等指标进行简单预算,得到整个系统最大跳频时间小于1μs,相位噪声优于-106 d Bc/Hz/10 k Hz,杂散优于-60 d Bc。     

基于DDS技术L波段小步进低相噪频率源设计与实现

将DDS技术应用于超短波射频通信频率源中,比较了几种常见的小步进频率源的设计方案,设计实现了一种"锁相环-直接数字频率合成器-锁相环"(PLL+DDS+PLL)结构的高性能频率源。与传统的频率源设计相比,新的设计更能够满足工程应用过程中小步进、低相噪、高集成度的需求;设计频率源输出频率范围为1 766.5~1 771.5 MHz,步进0.000 5 Hz,相位噪声在距输出频率10 k Hz处小于–95 d Bc,杂散抑制度优于70 d Bc。     

一种高性能频率合成系统国产化设计

基于国产化分数分频锁相环器件X214,在20*20mm的PCB上实现了一种小型化宽带低相噪频率合成器,并对其相位噪声、杂散性能、锁定时间等关键性能进行了分析和测试。测试表明该合成器杂散抑制大于80d Bc,其输出频率为1500MHz～2575MHz时,在偏离10k Hz处相位噪声能达到-110d Bc/Hz。     

C频段宽带低杂散频率合成器的设计与实现

在此介绍了小数分频锁相频率合成器的相关理论。设计一个带宽为580 MHz、杂散抑制度≤-60 d Bc、相位噪声≤-85 d Bc/Hz@10 k Hz的C频段宽带低杂散频率合成器。利用双环锁相频率合成技术和小数分频锁相技术,实现了宽带、低杂散的锁相频率合成器的设计。最后经过测试近端杂散指标≤-60 d Bc,远端杂散指标≤-70 d Bc,偏移10 k Hz的相位噪声为-89.95 d Bc/Hz,技术指标都优于设计要求。     

一种低抖动低杂散的亚采样锁相环

设计了一个5.156 25 GHz低抖动、低杂散的亚采样锁相环,使用正交压控振荡器产生4路等相位间隔时钟。分析了电荷泵的杂散理论,使用差分缓冲器和互补开关对实现了低杂散。使用Dummy采样器和隔断缓冲器,进一步减小了压控振荡器对杂散的恶化。该亚采样锁相环在40 nm CMOS工艺下实现,在1.1 V的供电电压下,功耗为7.55 mW;在156.25 MHz频偏处,杂散为-81.66 dBc;亚采样锁相环输出时钟的相位噪声在10 kHz~100 MHz区间内积分,得到均方根抖动为0.26 ps。     

基于锁相环技术的X 波段频率源的研制

介绍了一种X 波段频率源的设计方案及相关理论。采用数字锁相环内混频技术实现的该X 波段频率源具有频带宽,相位噪声低,杂散低等特点。其主要技术指标如下：输出频率范围为9.8GHz～10.8GHz,频率步进为5MHz,在偏离1KHz 处相位噪声优于-85dBc/Hz,在偏离10KHz 处相位噪声优于-88dBc/Hz,杂散抑制优于60dBc。由最后的测试结果可 知,采用该方法设计的频率源既能保证低杂散又能显著改善相位噪声水平,可广泛用于通信设备和测试系统中。     

基于晶振倍频鉴相的C波段低相噪频率源设计

针对数字锁相技术相位噪声的构成和特性进行了探讨与研究,并在对比传统单环锁相方案的基础上,介绍了一种基于晶振倍频信号作为参考进行鉴相的低相噪频率合成器。经测试,传统锁相方案在输出6 480 MHz时,相位噪声为?109.1d B/Hz@10 k Hz。而本文设计的低相噪频率源在使用同样的参考晶振、锁相环芯片以及压控振荡器的情况下,输出相同频率时,相位噪声相比传统方案改善了约8 d B。     

X波段低相噪频率综合器设计

介绍了一种X波段低相噪频率综合器的实现方法。采用混频环与模拟高次倍频相结合的技术,实现X波段跳频信号的产生。采用该技术实现的频率综合器杂散抑制可达-68 d Bc,相噪优于-99 d Bc/Hz@1 k Hz,-104 d Bc/Hz@10 k Hz,-106 d Bc/Hz@100 k Hz。重点论述了所采用的低相噪阶跃倍频的关键技术,详细分析了重要指标及其实现方法,实测结果证明采用该方法可实现给定指标下的X波段低相噪频率综合器。     

一种10GHz 0.13µm CMOS 低杂散低抖动锁相环

介绍了一种10 GHz低杂散、低抖动锁相环电路。利用改进的压控振荡器和具有较小延迟复位时间动态鉴频鉴相器有效降低锁相环相位噪声,同时讨论了高频分频器噪声以及电荷泵电流失配的优化方法。电路采用中芯国际0.13µm 1.2V射频CMOS工艺实现。测量结果表明,锁相环RMS抖动为757 fs (1KHz到10MHz); 在10 kHz、1 MHz频偏处的相位噪声分别为-89与-118.1dBc/Hz;参考频率杂散低于-77dBc。芯片面积0.32 mm2,功耗30.6mW。     

高性价比小型C波段宽带跳频源的研制

选取具有数字接口、高集成度的锁相环(PLL)电路,实现了具备低相位噪声、快跳变、低杂散、高稳定度C波段宽带跳频源的发射机设计方案,系统跳频速度高于10 000跳/s,跳频带宽达240 MHz,数据传输速率快,体积约50 mm×70 mm×30 mm.按照该设计方案制作完成了具体的电路,经过实际测试,验证了该电路便于数字控制,体积小,成本低,系统的整体性能优异.     

A 0.8 V low power low phase-noise PLL

A low power and low phase noise phase-locked loop(PLL) design for low voltage(0.8 V) applications is presented.The voltage controlled oscillator(VCO) operates from a 0.5 V voltage supply,while the other blocks operate from a 0.8 V supply.A differential NMOS-only topology is adopted for the oscillator,a modified precharge topology is applied in the phase-frequency detector(PFD),and a new feedback structure is utilized in the charge pump(CP) for ultra-low voltage applications.The divider adopts the extende...     

Very low input impedance low power current mirror

In this paper a novel low input impedance current mirror/source is proposed. The principle of its operation compared to that of the simple current mirror is discussed. Also are given the comparative simulation results with HSPICE in TSMC 0.18 μm CMOS which verify the theoretical formulation and operation of the proposed structure. Simulation results show an input resistance for the proposed current mirror about 0.006 Ω. This is 4 × 10⁵ times lower than that of the simple one while both working with 1.5 V supply and 50 μA bias current. It consumes only 161 μW and exhibits an excellent current error value of Zero at 55 μA which remains below 0.6% up to 100 μA. Favorably its minimum output voltage is reduced to 0.2 V.     

一种0.8V低功耗低相位噪声锁相环的设计

本文提出了一种低电压应用的低功耗、低相位噪声锁相环（PLL）。其中压控振荡器（VCO）的工作电压为0.5V,其他模块的工作电压为0.8V。为了适应极低电压下的应用,文中振荡器采用了纯NMOS差分拓扑结构,鉴频鉴相器（PFD）采用改进的预充电结构,而电荷泵（CP）采用新型负反馈结构。预分频电路采用扩展的单相时钟逻辑电路构成,它可以工作在较高的频率下,节省了芯片面积和功耗。此外还采用了去除尾电流源等设计方法来降低相位噪声。采用SMIC 0.13μm RF CMOS工艺,在0.8V电源电压下,测得在整个锁定范围内,最差相位噪声为-112.4dBc/Hz@1MHz,其输出频率范围为3.166~3.383GHz。改进的PFD和新型CP功耗仅为0.39mW,占据的芯片面积仅100μm×100μm。芯片总面积为0.63mm2,在0.8V电源电压下功耗仅为6.54mW 。     

A wideband low power low phase noise dual-modulus prescaler

This paper describes a novel divide-by-32/33 dual-modulus prescaler(DMP).Here,a new combination of DFF has been introduced in the DMP.By means of the cooperation and coordination among three types,DFF, SCL,TPSC,and CMOS static flip-flop,the DMP demonstrates high speed,wideband,and low power consumption with low phase noise.The chip has been fabricated in a 0.18-μm CMOS process of SMIC.The measured results show that the DMP’s operating frequency is from 0.9 to 3.4 GHz with a maximum power consumption of 2.51 mW under a 1.8 V power supply and the phase noise is -134.78 dBc/Hz at 1 MHz offset from the 3.4 GHz carrier.The core area of the die without PAD is 57×30μm~2.Due to its excellent performance,the DMP could be applied to a PLL-based frequency synthesizer for many RF systems,especially for multi-standard radio applications.     

Segmented-core single-mode fibres with low loss and low dispersion

Single-mode-fibre designs with segmented core for achieving simultaneously low loss and dispersion are described. Results showing dispersion flattening of ± 1.5 ps/km nm over a 280 nm range are presented. Such dispersion flattening is achieved while maintaining spot sizes of 4?5 ?m, which compare favourably with those for earlier designs without dispersion flattening.     

低频低噪声测量放大器的设计

低频噪声是表征半导体器件质量和可靠性的一个重要敏感参数,为了能够测量电子器件低频噪声,使用分立器件SSM-2220组成偏置电路,由ADA4898-1构成前置放大器,采用噪声匹配变压器法设计一种测量低频低噪声的放大器。实验结果表明:在频率为80 k Hz以下,放大器输入端共模抑制比高出集成运放OP-37 228 d B,其系统的噪声系数低于前置放大器ADA-40752 0.3 d B,满足低频低噪测量放大器的设计要求。     

一种宽带低功耗低相位噪声的双模预分频器

本文设计了应用SCL、TPSC和CMOS静态三种类型的触发器配合工作的新型双模预分频器。与传统使用单一种类型触发器的双模预分频器相比,该双模预分频器更容易获得高速、宽带、低功耗和低相位噪声的性能。为了验证此设计的性能,采用了SMIC 0.18um CMOS 工艺流片实现。在电源电压为1.8V的条件下测试,此双模预分频器的工作频率范围从0.9 GHz 到 3.4 GHz ;当输入信号为 3.4 GHz时,其功耗为2.51mW,相位噪声为-134.78 dBc/Hz @ 1 MHz. 其核心面积为 is 57um*30um。鉴于其良好的性能,可以应用于许多射频系统的频率综合器中,特别在多标准无线通信系统中。     

一种低功耗K频段低噪声放大器

基于0.13μm锗硅(SiGe)双极型互补金属氧化物(Bipolar Complementary Metal Oxide Semi-conductor,BiCMOS)工艺,设计制作了一种高增益低功耗K频段低噪声放大器(Low Noise Amplifier,LNA),通过优化晶体管尺寸及利用硅通孔设计高品质因数射极退化...