基于USB3.0的高速数据传输电路的设计

针对大容量数据记录器与外围计算机之间的数据通信时间长速度慢的问题,借助USB3.0接口良好的向后兼容性、易于使用性、可热插拔性、传输速度快等特点,设计了以FPGA为主控单元,DDR2SDRAM作为高速大容量缓存,USB3.0接口作为与计算机进行数据通信接口的高速数据传输电路系统;采用外接I2C接口的EEPROM作为USB3.0接口芯片的启动方式;通过专用的线性稳压器为DDR2提供稳定的参考电压和吸收电流;最后详细介绍了USB3.0接口芯片的固件程序配置和FPGA控制模块的逻辑设计;实验测试结果表明,通过USB3.0接口该系统数据传输速度达到149.29M/s,且数据传输可靠。     

基于USB 3.0的高速数据传输接口设计

针对在高速数据采集过程中,需要向计算机实时传输大量数据,通过对各种传输方式的研究分析,提出了采用USB 3.0传输方式进行数据传输,设计了基于USB 3.0的高速数据传输接口,接口实现的关键技术之一是稳定数据传输的速度。通过对各种USB 3.0芯片分析,采用了FTDI公司生产的FT601芯片,根据相应的数据手册,完成对FT601芯片的外围电路,采用可编程逻辑门阵列(FPGA)作为USB 3.0传输控制器。使用Verilog语言对FPGA内部进行编程,实现使用先进先出(FIFO)方式对数据进行缓存,控制FT601芯片完成与上位机之间的数据交换,并进行测试。测试结果表明,接口能在进行相应配置后,以平均350MB/s的速率传输数据,保证了数据传输速度的稳定性和数据的完整性。     

基于FPGA与DDR2 SDRAM的大容量异步FIFO缓存设计

为了满足高速实时数据采集系统对所采集海量数据进行缓存的要求,通过研究FIFO的基本工作原理,利用FPGA和DDR2 SDRAM设计了一种高速大容量异步FIFO。使用Xilinx提供的存储器接口生成器(MIG)实现FPGA与DDR2的存储器接口,并结合片上FIFO和相应的控制模块完成FIFO的基本框架结构。详细介绍了各个组成模块的功能和原理,并设计了专门的测试模块。     

基于FPGA 的高速数据采集系统设计

为了实现高速、连续采样的数据采集系统,介绍了一种基于FPGA 的高速数据采 集系统的构成及技术实现。采用FPGA 作为主控制器,USB2. 0 协议标准传输数据,设计了数 据采集系统的硬件电路,包括模拟信号滤波整形电路,高速AD 接口电路,USB 接口电路等, 实现了对数据的高速连续采集。设计了系统应用软件,包括数据采集板的FPGA 程序和USB 固件程序,上位机应用软件等。实验测试结果表明,系统结构灵活,性价比高,抗干扰能力 强,各项指标均已达到了设计时的要求,具有广泛的实用性。     

基于S3C2440和AD9248的高速采集系统的设计

设计了一个利用高速A/D、FIFO以及ARM9实现的高速数据采集系统.通过ARM9控制高速A/D转换和FIFO的读写,并采用大容量的板载数据存储器,可以实现较长时间的连续采集.设计了网络接口和USB接口实现数据的保存和传输,并设计了GPS授时模块接口以实现多个站点的同时数据采集.     

基于USB3.0的高速读数盒设计

针对测试系统中USB2.O接口已不能满足当代测试速度需求,提出一种基于USB3.O和FPGA的高速读数的解决方案;该方案以FPGA为核心控制器,EZ-USB FX3被配置成Slave Fifo从模式;通过对DMA通道和GPIFⅡ接口优化设计以实现指令的下传和数据的高速上传;经实际传输测试,该读数盒能在传输数率高达228 MB/s时依然能保持正确无误的高速传输。     

USB3.0接口在数据存储系统中的应用

目前存储器需存储的数据量越来越大,高速数据传输系统的需求变得极为迫切;为实现海量数据的高速稳定传输,并同时具有便携性及兼容性等特征,介绍了一种以FPGA为控制核心,DDR2 SDRAM为高速大容量缓存,USB3.0接口作为记录器与计算机进行数据通信接口的高速数据传输系统,通过模块硬件电路及软件协议实现了数据的高可靠性稳定传输,解决了大容量存储器和计算机之间的数据传输速度瓶颈;经长期试验证明:该接口传输速度可稳定达到150M/s,且数据可靠无误,满足任务设计要求.     

USB协议的下的PC机与FPGA的数据通信

该文通过设计EZ_USB FX2CY7C68013A芯片与FPGA的接口电路,并基于USB协议来实现PC机与FPGA的数据通信。详细介绍了固件程序的设计,Slave FIFO模式特性,CY7C68013A芯片的Slave FIFO接口模式与FPGA的电路设计以及与FPGA接口的读写VHDL语言设计。     

基于FPGA的大容量数据高速采集系统的设计

介绍了一种基于DDR2 SDRAM与USB 2.0接口的大容量数据高速采集系统,该系统以FPGA为控制核心;利用FPGA的内部模块化的编程、DDR2 SDRAM的大容量存储以及USB 2.0接口的高速传输能力实现了数据的高速采集、大容量存储和传输;该系统支持热插拨和即插即用,使用方便;实验结果表明该系统可以实时高速的进行数据采集、存储和传输,最高传输速率可达20 MByte/s;在信号的高速采集领域有着很高的应用价值。     

基于USB接口的高速数据采集系统的设计

介绍了基于 USB的高速数据采集系统的软硬件设计.重点介绍了基于USB2.0传输控制芯片EZ-USB FX2的流状态特性设计的通用可缟程接口(GPIF)与FIFO连接的方案.给出了流状态特性的主要特点、配置方法等.并且详细介绍了固件程序的编写.这种方法能有效地处理突发数据,满足对外部FIFO的快速存取.     

高速高性能单片机在网络监控中的应用

当前,网络通信设备成本居高不下。为降低网络实时监控系统中传输设备成本,设计采用高速、高性能单片机作为网络服务器,完成大数据量视频图像传输以及控制信号传递。搭建实验环境,编程实现前端视频采集、图像数据在网络服务器中的传输以及后端接收、处理和显示等代码。为改进和提高网络图像传输性能,使用单片机嵌入μC/OSII操作系统。实验结果表明,接收端视频图像显示清晰,控制信号传输时延满足使用要求。     

A high speed computer-to-computer data link

The ICL 1905E at Queen Mary College, London and the CDC 6600 at the University of London Computer Centre, have been linked by a 48 kilobaud Post Office line. Jobs can be transmitted from the 1905E to the 6600, and resuts returned to the 1905E. A modified CDC data terminal (the QSE 2815) is installed at QMC, and is connected to the 1905E through a peripheral channel via a British Standard Interface converter. Standard CDC data transmission procedures are used; the software system is based on the CDC IMPORT/EXPORT package, with a program in the 1905E simulating the operation of IMPORT The 1905E software was written in two parts: an off-lining package which writes batches of programs to magnetic tape, and subsequently prints off-line output from tape, and a link control program which reads program batches from tape for transmission to the 6600, and writes to tape the output received from the link. This off-lining technique ensures that the full capacity of the high speed line is realized The link system began operation at the beginning of 1970, and is now used regularly to transmit jobs to ULCC and other sites in the network. Work is continuing on the provision of network facilities, and an integration of the link system with the operating system in the 1905E.     

DANTE's plans for high speed services

DANTE has been formed as a non-profit company by a group of national research networks in order to provide them with international services. In addition to the 2◊Mbps multi-protocol service which it already operates, DANTE is making plans to introduce 34 Mbps and higher speed services as soon as this is feasible. Much of the planning activity is being carried out in the contect of the Eureka EuroCAIRN Project. The scope of the activity and the issues that need to be addressed are described.     

An ultra high speed test system

The test-head subsystem presented uses gallium arsenide pin electronics to provide nonrepeating zero data rates up to 1.2 Gb/s. The device under test is connected to laser-scanned optical sensors, and the test system receivers use an electrooptic measurement method to capture the pin information. The receiver has a 4.5-GHz bandwidth and can perform functional test at the emitter-coupled logic level with one sampling pulse per vector. The device environment supports signals bandwidths near 5 GHz     

Cantilever probes for high speed AFM

Since the invention in 1986 atomic force microscopy (AFM) has become the most widely used scanning probe microscopy (Binnig et al. in Phys Rev Lett 56:930–933, 1986). The microscope images the interaction of forces like Van der Waals or Coulomb forces between a sample and the apex of a small tip integrated near the free end of a flexible cantilever. But as all other scanning probe techniques the AFM requires serial data acquisition and suffers therefore from a low temporal resolution. Enhancing the speed to video rate imaging makes high demands on scanner technology, control electronics and on the key feature the cantilever with integrated sharp stylus. For the cantilever probes, fundamental resonance frequencies in the MHz regime are envisaged while the force constant of a few nN/nm shall be maintained. We present different novel AFM probes with ultrashort cantilevers and integrated sharp tips for high speed AFM while focusing on widely dispersed applications and on aspects of mass fabrication.     

一种高可靠性高速可编程异步FIFO的设计

基于一款国产FPGA芯片的研发,提出了一种具有高可靠性、高速及可编程性的异步FIFO电路结构。通过增加近空满示警阈值和近空满状态位的方式用以提高异步FIFO的可编程性,同时内部通过使用格雷码指针进行比较的结构用以提高电路的可靠性。并在此基础上,提出了一种新的空满判断标准,使系统速度和逻辑利用率得到了进一步的提升。基于UMC 28 nm标准CMOS工艺,采用全定制方法进行电路设计。仿真结果表明,提出的异步FIFO在1 V的标准电压下,最高工作频率为666.6 MHz,平均功耗为7.1 mW。     

高速数字电路的串音现象研究

在数字信号的高速传输中,信号完整性的问题已越来越受到硬件工程师的高度关注。串音现象是信号完整性的问题之一,随着印刷电路板的布线密度增加,尤其是长距离并行线的布局,更容易发生串音现象。从上升沿时间、跨分割平面、传输模式、中间保护线是否接地四个方面阐述了影响串音的因素,并提出了相应的解决方法。