二氧化硅干法蚀刻参数的优化研究

阐述了二氧化硅干法蚀刻的原理和主要的蚀刻参数.应用正交实验,进行了蚀刻速率、均匀性、选择比等主要蚀刻参数的优化,得出主要工艺参数的设置方法和理想条件漂移时的调整方法以及优化选择比的蚀刻方案.     

多片干法蚀刻设备蚀刻均匀性工艺优化研究

对于制造集成电路芯片的多片生产设备而言,圆片间均匀性是评价工艺优劣的重要指标,可以利用正交试验方法来优化均匀性工艺.使用装载容量为18个150 mm圆片的AME8110干法蚀刻设备,利用正交试验方法进行干法蚀刻二氧化硅试验.通过直观分析,得到影响干法蚀刻均匀性的较优因素组合;通过方差分析,得到各因素对均匀性影响的显著性和可信度;通过工艺综合分析,得到各因素水平的选择原则和满足圆片间均匀性指标要求的优化工艺.按照优化工艺测试的圆片间蚀刻均匀性为3.93％.正交试验分析方法同样适用于其他多片生产设备和单片生产设备的工艺优化.     

Flash memory中的叠栅腐蚀工艺

本文主要介绍了 Intel 式 Flash memory 单元结构的叠栅自对准腐蚀工艺和有关的叠栅腐蚀原理,分析了 Flash 叠栅自对准腐蚀对 Flash 性能的重要性。     

开放式大容量NAND Flash数据存储系统设计与实现

完成了一种基于NAND Flash存储介质的开放武大容量数据存储系统设计,包括硬件系统以及软件系统的设计,并在软件设计中重点提出了应用于NAND闪存的数据管理算法,通过二级地址映射,按块中的脏页数回收脏块和按时间标记转移静态信息实现坏块管理,均匀损耗.该设计能为各种存储器件提供底层的NAND闪存存储系统,使其能方便快速地存储数据而不需要考虑NAND闪存的物理特性.     

MEMS/Sensor工艺中无定形碳应用及干法蚀刻研究

提出一套新的无定型碳牺牲层蚀刻工艺,新工艺应用于MEMS和Sensor牺牲材料工艺中,能够很好地解决无定形碳蚀刻工艺中有机副产物问题。在无定形碳蚀刻工艺中添加低浓度的CF4蚀刻气体(1%~5%),有助于去除在蚀刻过程中侧壁形成的有机副产物。在无定形碳蚀刻工艺前添加一步光刻胶硬化步骤,和在无定形碳蚀刻工艺后添加一步有机副产物各项异性蚀刻步骤,有助于去除表面产生的有机副产物。并针对新工艺去除无定形碳蚀刻过程中形成的有机副产物反应机制进行了详尽阐述与讨论。     

基于STM32F103控制的NAND Flash数据处理实现

设计了一种通过STM32F103控制的NAND Flash模块化、小型化的数据记录模块,数据记录模块通过McBsp高速通信总线接收航空飞行装置在运行过程中检测到的故障模式及机载总线下发的状态信息等数据,经数据处理后将有效数据进行存储。当需要时,上位机可通过系统对外接口将数据取出,并通过软件对数据进行时间轴、模块化、图表化整理,便于记录系统的运行历史、分析系统的运行状态。该数据记录模块通过USB实现存储模块数据读写并通过RS232下发控制指令实现数据存取与验证,最后通过模拟系统总体功能测试验证了存储模块的各项工作性能和可靠性。     

0.18μm浮栅Flash存储器件的总剂量辐射效应试验研究

针对自主设计的4 Mbit基于0.18μm商用CMOS flash工艺的浮栅flash存储器件进行了钴-60γ射线辐射效应试验研究.该存储器为FPGA的配置存储器.通过对被测器件分组,在加电配置和未加电配置条件下分别进行了钴-60γ射线辐射效应试验.试验实时监测了被测器件的工作电流以及其配置FPGA功能随总剂量变化的特...     

分离栅式快闪存储器擦除性能的工艺优化

随着电子产品的普及,分离栅式快闪存储器作为闪存的一种,由于具有高效的编程速度以及能够完全避免过擦除的能力,无论是在单体还是在嵌入式产品方面都得到了人们更多的关注。随着闪存市场高集成度的发展需求,分离栅式快闪存储器的尺寸也在逐渐地缩小。从结构和工艺优化方面探讨在这一微缩过程中,如何有效提高分离栅式快闪存储器的擦除效率。通过实验发现通过形成非对称性浮栅结构,优化浮栅到擦除栅侧的结构形貌,可以显著改进分离栅式工艺快闪存储器的擦除性能。     

基于浮栅OECT传感的归一化灵敏度优化

浮栅有机电化学晶体管(OECT)作为一种新兴的传感检测平台,由于其工作电压低、制备简单、传感与检测可分离的优点,被广泛应用于生化传感检测。研究了对浮栅OECT归一化灵敏度的影响因素。通过对pH、Na⁺、H₂O₂进行恒电位测试,系统探究了浮栅OECT的跨导(g_m)及次级浮动栅极FG2面积(A_FG2)对归一化灵敏度的影响。实验结果表明,在一定电压范围内,器件检测灵敏度随器件跨导的增大而增大。此外,A_FG2增加时,根据串联电容分压的方式,电容型传感(pH、Na⁺检测)及电荷转移型传感(H₂O₂检测)的有机半导体/电解质处有效栅压、跨导均增加,进而导致归一化灵敏度大幅提高。总体而言,增大g_m和A_FG2均可有效提高检测灵敏度。同时,实现了对pH、Na⁺、H₂O₂的高灵敏度检测,pH检测灵敏度最...     

MNOS存贮管存贮栅的工艺控制技术

介绍一种军用专用集成电路的核心器件──ＭＮＯＳ管。存贮栅是该存贮管的制作关键，存贮栅由薄二氧化硅层和氮化硅复合膜组成。着重论述了复合膜中较难制作的薄二氧化硅即薄栅（２．１５±０．１５ｎｍ）的工艺控制。     

Plasma-Induced Damage in High-k/Metal Gate Stack Dry Etch

Plasma-based dry etch is used as the industry standard gate etch in conventional CMOS fabrication flow. However, past studies indicate that plasma-induced dry etch may impact device performance. The current research trend toward replacing conventional silicon dioxide and polysilicon gate stacks with high-k/metal gate stacks introduces a new challenge: development of new dry etch processes for critical new metals and their alloys. In this letter, a comparative study in the context of device performance has been conducted to compare dry etch versus wet etch for gate stack etch of hafnium oxide/tantalum silicon nitride gate stack. It has been found that the dry-etched gate stack exhibit significantly more gate leakage current and poorer uniformity in threshold-voltage distribution     

Program Error Mitigation in MLC NAND Flash Memory with Soft Decision Decoders

Benefiting from strong decoding capabilities,soft-decision decoding has been used to replace hard-decision decoding in various communication systems,and NAND flash memory systems are no exception.However,soft-decision decoding relies heavily on accurate soft information.Owing to the incremental step pulse programming(ISPP),program errors(PEs)in multi-level cell(MLC)NAND flash memory have different characteristics compared to other types of errors,which is very difficult to obtain such accurate soft information.Therefore,the characteristics of the log-likelihood ratio(LLR)of PEs are investigated first in this paper.Accordingly,a PE-aware statistical method is proposed to determine the usage of PE mitigation schemes.In order to reduce the PE estimating workload of the controller,an adaptive blind clipping(ABC)scheme is proposed subsequently to approximate the PEs contaminated LLR with different decoding trials.Finally,simulation results demonstrate that(1)the proposed PE-aware statistical method is effective in practice,and(2)ABC scheme is able to provide satisfactory bit error rate(BER)and frame error rate(FER)performance in a penalty of negligible increasing of decoding latency.     

嵌入式闪存中浮栅多晶硅CMP制程的研究与改善

随着CMP技术的日益发展和闪存特征尺寸的越来越小以及对多晶硅表面形态及前后层次间套准要求的提高,这一技术也被用于嵌入式闪存产品中浮动栅多晶硅的平坦化。浮动栅多晶硅厚度及表面形态对器件的电性参数及后续工艺影响较大,因此怎样得到一个稳定、厚度均匀及表面形态佳的浮动栅多晶硅显得至关重要。文章就以在90nm嵌入式闪存开发浮动栅...     

WinCE系统上大容量NAND Flash驱动设计与优化

NAND Flash具有存取速度快、体积小、成本低的特点,适宜作为海量数据的存储设备.本文设计了一种大容量NAND FLASH在WinCE系统上的实现方案.通过动态扇区分配、坏块管理和数据缓存等技术,提高了Flash驱动的安全性、稳定性和读写性能.经过优化后,平均读取速度2Mbyte/s,写入速度3Mbyte1/s.整个驱动通过了微软测试工具CETK(WinCE Test kit)的测试.     

Flash存储器浮栅单元的总剂量效应统计性分析

针对核设施机电设备中控制系统存储单元耐辐射可靠性评价的需要,以国产NOR型Flash存储器为研究对象,对器件存储阵列浮栅单元的总剂量损伤阈值开展了实验研究。综合利用SMOTE算法和Bootstrap法建立了一种基于极小子样的器件耐辐照可靠性评价方法,对被测样品校验失效剂量进行了统计分析。实验结果表明,器件浮栅单元的主要失效模式为浮栅电荷损失造成的阈值电压降低,平均校验错误剂量为(631.89±103.64)Gy(Si)。统计分析表明,器件总剂量损伤阈值服从对数正态分布。基于SMOTE-Bootstrap的可靠性评价方法避免了传统Bootstrap再生样本过于集中的问题,可应用于极小子样的可靠性评价。     

在仿真环境下实现TMS320C6000系列DSP的程序自引导

介绍了TMS320C6000系列DSP在仿真环境下对闪速存储器(FLASH)的C语言编程方法 ,同时根据这种DSP的程序自引导机制 (bootloader) ,介绍了从FLASH进行引导的新途径 ,从而为TMS320C6000系列DSP的开发提供了一种新的思路。     

P-Type Floating Gate for Retention and P/E Window Improvement of Flash Memory Devices

A flash memory with a lightly doped p-type floating gate is proposed, which improves charge retention and programming/erase (P/E) V_th window. Improvement in P/E window is enhanced for cells with smaller capacitance coupling ratio, which is important for future scaled flash memory cells. Both device simulation and experimental verification are presented.     

Carbon-Doped Polysilicon Floating Gate for Improved Data Retention and P/E Window of Flash Memory

We propose a novel approach to engineering floating gates (FGs) of Flash memory cells, namely, carbon incorporation into polysilicon FGs. This technique demonstrated an improvement in retention and a larger program/erase $V_{t}$ window, particularly for smaller capacitance coupling ratio cells, which is important for future scaled Flash memory cells.      

用于LDD和SST的SiO2边墙干法腐蚀工艺研究

本文从干法腐蚀角度出发,首先从数学上分析了多晶硅角度,SiO_2边墙的宽度和高度,衬底损失与各工艺参数间的关系,指出边墙的宽度和高度分别取决于多晶硅的角度和过腐蚀量。在Tegal1512e设备上,采用Cl_2、SF_6、N_2混合气体,开发了多晶硅干法腐蚀工艺,讨论了LDD的正胶掩膜及SST的SiO_2掩膜对工艺的不同影响。SEM分析发现了SF_6气体腐蚀的各向同性。在Tegal903e设备上,采用CHF_3、SF_6、He混合气体,开发了SiO_2边墙干法腐蚀工艺,研究了腐蚀的各向异性,辐射损伤,选择比,均匀性及重复性的控制方法。取得的工艺结果为,腐蚀速率(?)_(sio_2)≈400nm/min,均匀性U≤±5％,选择比S_(f8)>10,工序能力指数C_p>1。