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高速LDPC码分层译码器设计 总被引:2,自引:0,他引:2
设计一种新型准并行LDPC分层译码器,实现对0.5码率,4608码长(3,6)规则准循环LDPC的实时译码.并在Altera公司的Stratix II系列EP2S60器件上完成了布局布线.最高工作频94.47MHz,当最大迭代次数为25次时译码吞吐量可达58.70Mbps.与传统的TPMP译码方案相比,可减少近一半的平均译码迭代次数,而且可以显著降低RAM块的使用数量.整个设计具有很强的扩展性和通用性,只需作事先存储校验矩阵式样及行重信息,即可支持任意码率、规则及非规则码的准循环LDPC译码. 相似文献
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在我国的数字电视广播地面传输标准DMB-T中,使用了准循环非规则LDPC码作为前向纠错编码。针对此标准中LDPC码的特点,采用修正最小和译码算法,设计了一种半并行结构实时译码器,可实现DMB-T中三种不同码率下的LDPC译码,并有效地实现了硬件结构复用。与其他设计方案相比较,减少了RAM块的数量一半以上,全局布线难度也大大降低。整个设计在Stratix II FPGA上进行了综合验证。当译码迭代次数为20次时,系统吞吐量可达100 Mb/s以上。 相似文献
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针对里德所罗门码(Reed-Solomon, RS)译码在硬件实现时存在数据量大、消耗资源多等问题,基于CCSDS标准中的RS(255,223)码,根据欧几里得核心译码算法,在FPGA上实现对RS译码器的优化设计。本文提出采用乘法器因子矩阵方法将有限域中的乘法计算转换为加法运算,用异或操作在硬件中实现,简化硬件运算数据量;在欧几里得算法核心模块实现中,采用多项式除法电路和多项式乘法电路进行硬件电路设计,降低运算复杂度,可以有效节约硬件资源。通过FPGA测试验证,优化设计的译码器可以有效译码并具有较好的译码性能,完成最多16个码元数据的纠错。 相似文献
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基于FPGA的改进Turbo译码器的设计与实现 总被引:1,自引:0,他引:1
Turbo码的译码性能几乎接近shannon理论极限,实现Turbo译码器对于降低信道传输的误码率、提高传输可靠性具有重要的意义。本文设计了一种基于SOVA算法的改进Turbo译码器,并下载到Xilinx公司的Spartan-3S1500 FP-GA开发板上验证成功。Turbo译码器的输入信息和输出信息通过FPGA板与PC机的通信获得。实验结果表明,所设计的Turbo译码器是正确的。 相似文献
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介绍了RS(255,223)码及其译码原理,基于修正欧几里德(Modified Euclidean,ME)算法提出了一种并行流水结构的硬件译码方案。按照自顶向下的设计流程划分模块,详细论述了各个子模块的设计过程,并给出了该结构的FPGA实现。相比现有的一些结构,该结构以较小的硬件资源代价,在相同时钟下数据吞吐率提高8倍,且大大降低了译码延迟。 相似文献
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介绍了一种基于FPGA的高速工业相机的实现,其中包含了CCD、AD驱动,数据预处理,UART接口以及Cameralink接口的设计,并给出了设计实际运行的结果。此相机可稳定可靠高速地完成大分辨率图像采集工作。 相似文献
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AVS(audio video coding standard)工作组针对3D视频提出了双目立体视频编解码方案。以AVS双目拼接算法为核心,通过FPGA硬件加速模块完成双目立体ES流的语法元素解析,与So C开发板Xilinx ZYNQ 7020协同工作,创新性地在FPGA/So C协同平台上实现了AVS 3D实时解码器。通过HDMI接口将解码数据输出到三维显示设备,得到了具有深度信息的3D视频,验证了AVS 3D实时解码器的有效性。 相似文献
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提出了一种基于MAX-Log-MAP算法的更有效减小译码延时的方法,通过并行计算前向状态度量和后向状态度量,将半次迭代译码延时缩短一半,而译码性能没有损失,同时也减小了硬件实现中的时序控制复杂度。仿真表明,该方法有效降低了译码的延时,并且性能没有损失,具有较高的实用价值。 相似文献
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设计了基于FPGA并与MCS-51单片机指令兼容的高效微处理器内核。本内核改进了传统MCS-51单片机的体系结构,使每个机器周期只需一个时钟周期,提高了指令的执行效率。同时增加了硬件看门狗及软件复位功能,提高了系统的可靠性和抗干扰能力。本内核通过了功能仿真并下载到FPGA中成功运行。 相似文献