用校正法实现硬件数字乘法器

硬件数字乘法器是一个高速数字信号处理系统的关键部件.目前在美国和日本已经研制出单片的16×16位数字乘法器超大规模集成电路.国内实现乘法器的最常用方案,是用Texas公司74系列的4×4基本乘法单元电路74LS274和华莱士树位片电路74LS275,按华莱士树结构叠接而成.采用这种方案的16×16位2的补码乘法器需要六、七十片中规模TTL集成电路,其中包括16片4×4基本乘法单元电路.这种乘法器的规模还是相当大的,不可能被广泛应用.本文将提出一种新颖的乘法器硬件结构,这种     

具有并发结构的CMOS数字乘法器设计

本文简要介绍了几种结构的数字乘法器。着重讨论了以大规模集成电路为基础的并发结构数字乘法器的设计和性能。给出了并发结构四位数字乘法器的功能模拟结果及CMOS工艺版图。     

一种新颖的可重组乘法器设计

乘法器是数字信号处理和媒体处理中应用最多，硬件面积最大的执行部件。文章提出了一种新颖的可重组乘法器的设计方法，并与常规的可重组乘法器结构进行了比较。可重组乘法器可以通过控制分别完成32位、16位及8位乘法。     

FPGA中专用可重构乘法器的设计

提出了一种新的嵌入在FPGA中可重构的流水线乘法器设计.该设计采用了改进的波茨编码算法,可以实现18×18有符号乘法或17×17无符号乘法.还提出了一种新的电路优化方法来减少部分积的数目,并且提出了一种新的乘法器版图布局,以便适应tilebased FPGA芯片设计所加的约束.该乘法器可以配置成同步或异步模式,也町以配置成带流水线的模式以满足高频操作.该设计很容易扩展成不同的输入和输出位宽.同时提出了一种新的超前进位加法器电路来产生最后的结果.采用了传输门逻辑来实现整个乘法器.乘法器采用了中芯国际0.13μm CMOS工艺来实现,完成18×18的乘法操作需要4.1ns.全部使用2级的流水线时,时钟周期可以达到2.5ns.这比商用乘法器快29.1%,比其他乘法器快17.5%.与传统的基于查找表的乘法器相比,该乘法器的面积为传统乘法器面积的1/32.     

一种快速有限域乘法器结构及其VLSI实现

提出了一种快速有限域乘法器结构.将多项式被乘数与乘数各自平分成两个子多项式,并使用数字乘法结构计算这些子多项式的乘积.通过改变数字乘法结构的数字大小D,来均衡乘法器性能和实现复杂度.为了简化模不可约多项式f(x)运算,采用特殊多项式AOP(all one polynomials)和三项式,产生有限域GF(2m).这种乘法器与LSD乘法器相比,在数字大小D相同时,可将运算速度提高1倍.这种乘法器结构适合高安全度密码算法的VLSI设计.     

基于VHDL语言的组合乘法器设计与仿真

基于VHDL的数字系统设计具有设计技术齐全、方法灵活、支持广泛等优点，同时也是EDA技术的重要组成部分。文章用VHDL语言设计了左移法和进位节省法实现的两种组合乘法器，通过功能仿真，对两种乘法器的性能进行了比较，从而得知后者的传输延迟时间小，即速度较快。通过设计实例，介绍了利用VHDL语言进行数字系统设计的方法。     

补差式四分之一数字平方乘法器

概述随着数字计算机的高速发展和广泛应用,快速乘法问题日益引起人们的注意。过去,为了加快乘法运算速度,主要采用以下三种方法:组合逻辑、快速加法器和多位并行处理等手段。大规模集成电路的出现,给人们开辟了一条设计快速乘法器的新途径,就是采用廉价的大规模集成片 ROM 器件和以前模似计算机曾用过的“四分之一平方乘法器”技术相结合,而产生的名为“四分之一数字平方乘法器。     

高性能累积乘法单元的设计

叙述了 32× 32位符号数 无符号数累积乘法单元的设计。该累积乘法单元可实现 32× 32位、 32× 16位和 16× 16位符号数 无符号数相乘 ,分别需要 2个、 1个、 1个时钟周期。由于乘法器的设计中采用了修正的布斯 (booth)算法、符号数 无符号数处理机制、符号扩展处理电路以及特殊的部分积累加模块 ,所以乘法器的速度得到很大的提高 ,仅仅相当于 6个或非门的延迟     

20×18位符号定点乘法器的FPGA实现

在数字信号处理中经常需要进行乘法运算,乘法器的设计对整个器件的性能有很大的影响,在此介绍20×18比特定点阵列乘法器的设计.采用基4-Booth算法和4-2压缩的方案,并采用先进的集成电路工艺,使用SMIC 0.18μm标准单元库,提高了乘法器的速度,节省了器件.利用Xilinx FPGA(xc2vp70-6ff1517)对乘法器进行了综合仿真,完成一次乘法运算的时间为15.922 ns,在减少乘法器器件的同时,提高了乘法器的速度,降低了器件的功耗.     

基于优化电路的高性能乘法器设计

为了提高二进制乘法器的速度并降低其功耗,在乘法器的部分积产生模块采用了改进的基4Booth编码和部分积产生电路并在部分积压缩模块应用了7∶3压缩器电路,设计并实现了一种高性能的33×28二进制乘法器.在TSMC 90 nm工艺和0.9 V工作电压下,仿真结果与Synopsys公司module compiler生成的乘法器相比,部分积产生电路速度提高34%,7∶3压缩器和其他压缩器的结合使用减少了约一级全加器的延时,整体乘法器速度提高约17.7%.     

Low Complexity Reconfigurable DSP Circuit Implementations Based on Common Sub-expression Elimination

A design technique based on a combination of Common Sub-Expression Elimination and Bit-Slice (CSE-BitSlice) arithmetic for hardware and performance optimization of multiplier designs with variable operands is presented in this paper. The CSE-BitSlice technique can be extended to hardware optimization of multiplier circuits operating on vectors or matrices of variables. The CSE-BitSlice technique has been applied to the design and implementation of 12 × 12 and 42 × 42 bit real multipliers, a complex multiplier, a 6-tap FIR filter, and a 5-point DFT circuit. For comparison purposes, circuit implementations of the same arithmetic and DSP functions have been carried out using Radix-4 Booth and CSA algorithms. Simulation results based on implementations using the Xilinx FPGA 5VLX330FF1760-2 device shows that the circuits based on the CSE-BitSlice techniques require fewer logic resources and yield higher throughput as compared to the CSA and Radix-4 Booth based circuits.     

一种结构新颖的流水线Booth乘法器设计

在对传统Booth乘法器研究的基础上,介绍了一种结构新颖的流水线型布什(Booth)乘法器。使用基-4 Booth编码、华莱士树(Wallace Tree)压缩结构、64位Kogge-Stone前缀加法器实现,并在分段实现的64位Kogge-Stone前缀加法器中插入4级流水线寄存器,实现32 t×32 bit无符号和有符号数快速乘法。用硬件描述语言设计该乘法器,使用现场可编程门阵列(Field Programmable Gate Array,FPGA)进行验证,并采用SMIC 0.18 μm CMOS标准单元工艺对该乘法器进行综合。综合结果表明,电路的关键路径延时为3.6 ns,芯片面积＜0.134 mm,功耗＜32.69 mW。     

基于改进的布斯算法FPGA嵌入式18×18乘法器

设计了一款嵌入FPGA的乘法器,该乘法器能够满足两个18b有符号或17b无符号数的乘法运算。该设计基于改进的布斯算法,提出了一种新的布斯译码和部分积结构,并对9-2压缩树和超前进位加法器进行了优化。该乘法器采用TSMC 0.18μm CMOS工艺,其关键路径延迟为3.46ns。     

基于RSA算法的大数乘法器设计

提出了普通阵列乘法电路的改进结构和含流水线的串并乘法电路(SPM)结构.后者比基于Booth算法的n位并行乘法电路更节省资源消耗,由O(n2)降低到O(n),同时相比于n位普通移位乘法器,运算时间复杂度由的O(n2)降低到O(n),且其串行输出特性更适合应用于大数乘法电路.     

优化FIR数字滤波器的FPGA实现

基于提高速度和减少面积的理念,对传统的FIR数字滤波器进行改良。考虑到FPGA的实现特点,研究并设计了采用Radix2的Booth算法乘法器以及结合了CSA加法器和树型结构的快速加法器,并成功应用于FIR数字滤波器的设计中。滤波器的系数由Matlab设计产生。仿真和综合结果表明,Booth算法乘法器和CSA算法加法器树,在满足FIR数字滤波器的性能要求的同时,在电路实现面积上、尤其是速度上有明显的优化;并且当数据量越多时,优化也越明显。     

Constant Coefficient Multiplication Using Look-Up Tables

Multiplication is an important but expensive operation in most FPGA-based signal processing systems. Many techniques have been introduced for reducing the size and improving the speed of FPGA-based multipliers. Constant-coefficient multipliers are an important class of such multipliers that reduce FPGA resource requirements by exploiting constant-specific optimizations. This paper reviews and analyzes a constant coefficient multiplier that exploits the fine-grain memory resources of FPGAs by performing table look-up. Several optimizations to this multiplier are introduced and analyzed. This paper will also introduce several techniques for reducing the resources of this multiplier by exploiting modern FPGA architectural enhancements.     

Minimization of switching activities of partial products for designing low-power multipliers

This work presents low-power 2's complement multipliers by minimizing the switching activities of partial products using the radix-4 Booth algorithm. Before computation for two input data, the one with a smaller effective dynamic range is processed to generate Booth codes, thereby increasing the probability that the partial products become zero. By employing the dynamic-range determination unit to control input data paths, the multiplier with a column-based adder tree of compressors or counters is designed. To further reduce power consumption, the two multipliers based on row-based and hybrid-based adder trees are realized with operations on effective dynamic ranges of input data. Functional blocks of these two multipliers can preserve their previous input states for noneffective dynamic data ranges and thus, reduce the number of their switching operations. To illustrate the proposed multipliers exhibiting low-power dissipation, the theoretical analyzes of switching activities of partial products are derived. The proposed 16 /spl times/ 16-bit multiplier with the column-based adder tree conserves more than 31.2%, 19.1%, and 33.0% of power consumed by the conventional multiplier, in applications of the ADPCM audio, G.723.1 speech, and wavelet-based image coders, respectively. Furthermore, the proposed multipliers with row-based, hybrid-based adder trees reduce power consumption by over 35.3%, 25.3% and 39.6%, and 33.4%, 24.9% and 36.9%, respectively. When considering product factors of hardware areas, critical delays and power consumption, the proposed multipliers can outperform the conventional multipliers. Consequently, the multipliers proposed herein can be broadly used in various media processing to yield low-power consumption at limited hardware cost or little slowing of speed.     

43位浮点流水线乘法器的设计

提出一种浮点流水线乘法器IP芯核。该乘法器采用改进的三阶Booth算法减少部分积数目,提出了一种压缩器混用的Wallace树结构压缩阵列,并对关键路径中的5-2压缩器、4—2压缩器和64位CLA加法器进行了优化设计,有效降低了乘法器的延时和面积。经FPGA仿真验证表明,该乘法器运算能力比Altera公司近期提供的同类乘法器单元快15．4％。     

基于约束数据捆绑两相握手协议的8位异步Booth乘法器设计

以乘法器为代表的算术运算单元是现代数字系统的核心之一,其计算速度在很大程度上影响整个芯片的运算效率.本论文提出了一种改进的Booth乘法算法,其核心思想是先移位、再压缩,最后求和,减少了各模块间的耦合性,有利于控制电路的简化.本论文依据纯异步电路系统的设计方法,采用"约束数据捆绑"两相握手通讯协议的Click微流水线,根据控制和数据处理分离的策略,实现了这种改进算法的8位乘法器,并在FPGA上进行了验证.在45nm工艺制程的FPGA条件下,与相同体系结构的同步乘法器相比,这种异步乘法器在面积和功耗大体相同的情况下,运算速度大体提升超过12倍.