MOS器件界面态与陷阱电荷分离方法研究

对MOS结构器件．要分离由辐射效应引起的界面态电荷与氧化层陷阱电荷的方法有根多种．如中电带压法、电荷泵法和双晶体管法就是目前比较常用、有效的方法,分析了这些方法的优点和局限性。     

MOS结构辐照陷阱消长研究的快速I—V技术

建立了一套用于MOS结构辐照陷阱消长规律研究的快速I－V在线测试系统，用此系统可进行自动加偏和Ids－Vgs亚阈曲线测试，从而可快速定性定量地获得辐照和退火环境中氧化物电荷和Si／SiO_2界面态随辐照剂量、时间、偏置等的依赖关系。快速I－V测试系统最高可以达到1次／秒的Ids－Vgs测量速度。用此系统研究了PMOSFET5×10~3Gy（Si）总剂量辐照后100℃恒温退火下，辐照陷阱的消长规律和机制。     

HCl氧化物MOS结构质子辐照诱导的界面陷阱效应

用微分电容法研究质子辐照HCl氧化物铝栅MOS结构诱导的界面陷阱,栅氧化层在1 160℃很干燥的、含0～10％HCl的气氛中热生长而成,质子辐照能量为120～300keV,注入总剂量范围为8×10~(13)～1×10~(16)p/cm~2。结果表明,辐照诱导的界面陷阱能级密度随质子能量、剂量增加而增加。然而,氧化层中掺入6％HCl时,辐照诱导的界面陷阱明显减少。这样,已能有效地改变MOS器件的抗辐照性能。实验结果可用H~+二级过程解释。     

SiC MOS器件界面钝化研究进展

从氧化后退火处理、氮化处理、碳帽、钡夹层、淀积氧化物后退火处理五个方面介绍了碳化硅钝化工艺.通过改进钝化工艺可以有效降低界面态密度.针对这几种钝化工艺对SiC/SiO2界面态密度的影响进行讨论,分析几种钝化工艺的优劣,并重点介绍了氧化后退火处理和氮化处理两种钝化方法.研究发现,NO氮化工艺能有效降低界面态密度,提高界面...     

受主型界面态在深亚微米槽栅PMOSFET中引起退化的研究

界面态引起的器件特性的退化是深亚微米微米器件失效的一个重要因素，本文基于流体动力学能量输运模型，对沟道杂质浓度不同的槽机和平面PMOSFET中受主型界面态引起的器件特性的退化进行了分析，研究结果表明同样浓度的界面态浓度在槽栅器件中引起的器件特性的漂移远大于平面器件，且P型受主型界面态度对器件特性的影响也远大于N型界面态，沟道杂质浓度不同，界面态引起的器件特性的退化不同。     

P—InPMIS结构界面陷阱的深能级研究

对经ＰＥＣＶＤ生长的Ｐ－ＩｎＰＭＩＳ结构的界面陷阱进行了研究。样品介质模生长是在特定条件下进行的，分别利用Ｃ－Ｖ和ＤＬＴＳ技术进行研究。结果表明，结果表明，在介质膜和ＩｎＰ之间的ＩｎＰ之间的ＩｎＰ－侧有界面陷阱存在，并获得了与之有关的深能级参数。这些陷阱可能是不同生长条件的介质膜淀积过程中等离体引进的有关辐照损伤。     

部分耗尽SOI器件背栅界面陷阱密度的提取

利用基于复合理论的直流电流电压法,提取SOI器件背栅界面陷阱密度。给出了具体的测试原理,以0.13 μm SOI工艺制造的部分耗尽NMOS和PMOS器件为测试对象,分别对两种器件的背界面复合电流进行测试。将实验得到的界面复合电流值与理论公式作最小二乘拟合,不仅可以获得背界面陷阱密度,还可以得到界面陷阱密度所在的等效能级。结果表明,采用智能剥离技术制备的SOI器件的背界面陷阱密度量级均为10¹⁰cm-2,但NMOS器件的背界面陷阱密度略大于PMOS器件,并给出了界面陷阱密度所在的等效能级。     

MOS器件栅介质层陷阱的表征方法

随着MOS器件按比例缩小,MOS器件的可靠性问题正成为限制器件性能的一大瓶颈。作为可靠性研究的一个热点和难点,MOS器件栅介质可靠性的研究一直是学术界和工业界研究的重点。普遍认为,栅介质中的陷阱是引起栅介质退化乃至击穿的主要因素,对栅介质中陷阱信息的准确提取和分析将有助于器件性能的优化、器件寿命的预测等。针对几十年来研究人员提出的各种陷阱表征方法,在简单介绍栅介质中陷阱相关知识的基础上,对已有的界面陷阱和氧化层陷阱表征方法进行系统的调查总结和分析,详细阐述了表征技术的新进展。     

SiO2/SiC界面陷阱电荷近似计算的局限

从理论上分析了近似计算所引起的SiC基MOSFET两个重要参数阈值电压和沟道电流的误差.结果显示,在很多情况下近似计算都会带来很大的误差(＞5%),尤其对于沟道电流,在大部分情况下误差很大,只是在少数条件下误差较小(＜5%).因此,近似计算SiO2/SiC界面陷阱电荷不尽合理,应利用电子在界面态上的分布函数进行准确计算.     

BaTiO_3半导瓷材料中施受主杂质互补作用的研究

对施主掺杂而言，在缺位补偿区，引入高受主掺杂可使材料的常温电阻率随受主杂质的引入量增加呈Ｕ型曲线变化，同时晶粒尺寸随之单调上升。这是由于受主杂质的引入利于产生氧空位，导致钡空位浓度下降的结果。     

Numerical Analysis of Characterized Back Interface Traps of SOI Devices by R-G Current

Characterized back interface traps of SOI devices by the Recombination-Generation (R-G) curren: has been analyzed numerically with an advanced semiconductor simulation tool,namely DESSiS-ISE. The basis of the principle for the R-G current's characterizing the back interface traps of SOI lateral p+p-n+ diode has been demonstrated. The dependence of R-G cur rent on interface trap characteristics has been examined, such as the state density, surface recombination velocity and the trap energy level. The R-G current proves to be an effective tool for monitoring the back interface of SOI devices.     

DCIV技术表征MOS/SOI界面陷阱能级密度分布

基于直流电流电压(DCIV)理论和界面陷阱能级U型对称分布模型,可以获取硅界面陷阱在禁带中的分布,即利用沟道界面陷阱引起的界面复合电流与不同源/漏-体正偏电压(Vpn)的函数关系,求出对应每个Vpn的有效界面陷阱面密度(Neff),通过Neff函数与求出的每个Neff值作最小二乘拟合,将拟合参数代入界面陷阱能级密度(DIT)函数式,作出DIT的本征分布图.分别对部分耗尽的nMOS/SOI和pMOS/SOI器件进行测试,得到了预期的界面复合电流曲线,并给出了器件界面陷阱能级密度的U型分布图.结果表明,两种器件在禁带中央附近的陷阱能级密度量级均为109 cm-2·eV-1,而远离禁带中央的陷阱能级密度量级为1011 cm-2·eV-1.     

Numerical Analysis of Characterized Back Interface Traps of SOI Devices by R-G Current

Characterized back interface traps of SOI devices by the Recombination\|Generation (R\|G) current has been analyzed numerically with an advanced semiconductor simulation tool,namely DESSIS\|ISE.The basis of the principle for the R\|G current's characterizing the back interface traps of SOI lateral p\++p\+-n\++ diode has been demonstrated.The dependence of R\|G current on interface trap characteristics has been examined,such as the state density,surface recombination velocity and the trap energy level.The R\|G current proves to be an effective tool for monitoring the back interface of SOI devices.     

热载流子诱生MOSFET/SOI界面陷阱的正向栅控二极管技术表征

本文完成了热载流子诱生MOSFET/SOI界面陷阱正向栅控二极管技术表征的实验研究 .正向栅控二极管技术简单、准确 ,可以直接测得热载流子诱生的平均界面陷阱密度 ,从而表征器件的抗热载流子特性 .实验结果表明 :通过体接触方式测得的MOSFET/SOI栅控二极管R G电流峰可以直接给出诱生的界面陷阱密度 .抽取出来的热载流子诱生界面陷阱密度与累积应力时间呈幂指数关系 ,指数因子约为 0 787     

Incomplete charge transfer in CMOS image sensor caused by Si/SiO2 interface states in the TG channel

CMOS image sensors produced by the existing CMOS manufacturing process usually have difficulty achieving complete charge transfer owing to the introduction of potential barriers or Si/SiO₂ interface state traps in the charge transfer path, which reduces the charge transfer efficiency and image quality. Until now, scholars have only considered mechanisms that limit charge transfer from the perspectives of potential barriers and spill back effect under high illumination condition. However, the existing models have thus far ignored the charge transfer limitation due to Si/SiO₂ interface state traps in the transfer gate channel, particularly under low illumination. Therefore, this paper proposes, for the first time, an analytical model for quantifying the incomplete charge transfer caused by Si/SiO₂ interface state traps in the transfer gate channel under low illumination. This model can predict the variation rules of the number of untransferred charges and charge transfer efficiency when the trap energy level follows Gaussian distribution, exponential distribution and measured distribution. The model was verified with technology computer-aided design simulations, and the results showed that the simulation results exhibit the consistency with the proposed model.     

Energy‐Level Alignment at the Organic/Electrode Interface in Organic Optoelectronic Devices

It is commonly believed that the work‐function reduction effect of the cathode interfacial material in organic electronic devices leads to better energy‐level alignment at the organic/electrode interface, which enhances the device performance. However, there is no agreement on the exact dipole direction in the literature. In this study, a peel‐off method to reveal the buried organic/metal interface to examine the energy‐level alignment is developed. By splitting the device at different interfaces, it is discovered that oppositely oriented dipoles are formed at different surfaces of the interfacial layer. Moreover, the function of the electrode interface differs in different device types. In organic light‐emitting diodes, the vacuum‐level alignment generally occurs at the organic/cathode interface, while in organic photovoltaic devices, the Fermi‐level pinning commonly happens. Both are determined by the integer charge‐transfer levels of the organic materials and the work‐function of the electrode. As a result, the performance enhancement by the cathode interfacial material in organic photovoltaic devices cannot be solely explained by the energy‐level alignment. The clarification of the energy‐level alignment not only helps understand the device operation but also sets up a guideline to design the devices with better performance.     

钒受主能级在n型4H-SiC中的深能级瞬态傅里叶谱和光致发光

借助深能级瞬态傅里叶谱研究了钒离子注入在SiC中引入的深能级陷阱.掺人的钒在4H-SiC中形成两个深受主能级,分别位于导带下0.81和1.02eVt处,其电子俘获截面分别为7.0 × 10-16和6.0×10-16cm2.对钒离子注入4H-SiC样品进行低温光致发光测量,同样发现两个电子陷阱,分别位于导带下0.80和1.6eV处.结果表明,在n型4H-SiC掺入杂质钒可以同时形成两个深的钒受主能级,分别位于导带下0.8±0.01和1.1±0.08eV处.     

钒受主能级在n型4H-SiC中的深能级瞬态傅里叶谱和光致发光

借助深能级瞬态傅里叶谱研究了钒离子注入在SiC中引入的深能级陷阱.掺人的钒在4H-SiC中形成两个深受主能级,分别位于导带下0.81和1.02eVt处,其电子俘获截面分别为7.0 × 10-16和6.0×10-16cm2.对钒离子注入4H-SiC样品进行低温光致发光测量,同样发现两个电子陷阱,分别位于导带下0.80和1.6eV处.结果表明,在n型4H-SiC掺入杂质钒可以同时形成两个深的钒受主能级,分别位于导带下0.8±0.01和1.1±0.08eV处.     

注F栅介质抗电离辐射损伤机理

对含 F MOS结构的抗电离辐射特性和机理进行了系统研究。其结果表明 :F减少工艺过程引入栅介质的 E’中心缺陷和补偿 Si/ Si O2 界面 Si悬挂键的作用 ,将导致初始氧化物电荷和界面态密度的下降 ;栅 Si O2 中的 F主要以 F离子和 Si- F结键的方式存在 ;含 F栅介质中部分 Si- F键替换 Si- O应力键而使 Si/ Si O2 界面应力得到释放 ,以及用较高键能的 Si- F键替换 Si- H弱键的有益作用是栅介质辐射敏感性降低的根本原因 ;含 F CMOS电路辐射感生漏电流得到抑制的主要原因是场氧介质中氧化物电荷的增长受到了明显抑制。