MOS器件界面态与陷阱电荷分离方法研究

对MOS结构器件．要分离由辐射效应引起的界面态电荷与氧化层陷阱电荷的方法有根多种．如中电带压法、电荷泵法和双晶体管法就是目前比较常用、有效的方法,分析了这些方法的优点和局限性。     

MOS结构辐照陷阱消长研究的快速I—V技术

建立了一套用于MOS结构辐照陷阱消长规律研究的快速I－V在线测试系统，用此系统可进行自动加偏和Ids－Vgs亚阈曲线测试，从而可快速定性定量地获得辐照和退火环境中氧化物电荷和Si／SiO_2界面态随辐照剂量、时间、偏置等的依赖关系。快速I－V测试系统最高可以达到1次／秒的Ids－Vgs测量速度。用此系统研究了PMOSFET5×10~3Gy（Si）总剂量辐照后100℃恒温退火下，辐照陷阱的消长规律和机制。     

HCl氧化物MOS结构质子辐照诱导的界面陷阱效应

用微分电容法研究质子辐照HCl氧化物铝栅MOS结构诱导的界面陷阱,栅氧化层在1 160℃很干燥的、含0～10％HCl的气氛中热生长而成,质子辐照能量为120～300keV,注入总剂量范围为8×10~(13)～1×10~(16)p/cm~2。结果表明,辐照诱导的界面陷阱能级密度随质子能量、剂量增加而增加。然而,氧化层中掺入6％HCl时,辐照诱导的界面陷阱明显减少。这样,已能有效地改变MOS器件的抗辐照性能。实验结果可用H~+二级过程解释。     

SiC MOS器件界面钝化研究进展

从氧化后退火处理、氮化处理、碳帽、钡夹层、淀积氧化物后退火处理五个方面介绍了碳化硅钝化工艺.通过改进钝化工艺可以有效降低界面态密度.针对这几种钝化工艺对SiC/SiO2界面态密度的影响进行讨论,分析几种钝化工艺的优劣,并重点介绍了氧化后退火处理和氮化处理两种钝化方法.研究发现,NO氮化工艺能有效降低界面态密度,提高界面...     

P—InPMIS结构界面陷阱的深能级研究

对经ＰＥＣＶＤ生长的Ｐ－ＩｎＰＭＩＳ结构的界面陷阱进行了研究。样品介质模生长是在特定条件下进行的，分别利用Ｃ－Ｖ和ＤＬＴＳ技术进行研究。结果表明，结果表明，在介质膜和ＩｎＰ之间的ＩｎＰ之间的ＩｎＰ－侧有界面陷阱存在，并获得了与之有关的深能级参数。这些陷阱可能是不同生长条件的介质膜淀积过程中等离体引进的有关辐照损伤。     

部分耗尽SOI器件背栅界面陷阱密度的提取

利用基于复合理论的直流电流电压法,提取SOI器件背栅界面陷阱密度。给出了具体的测试原理,以0.13 μm SOI工艺制造的部分耗尽NMOS和PMOS器件为测试对象,分别对两种器件的背界面复合电流进行测试。将实验得到的界面复合电流值与理论公式作最小二乘拟合,不仅可以获得背界面陷阱密度,还可以得到界面陷阱密度所在的等效能级。结果表明,采用智能剥离技术制备的SOI器件的背界面陷阱密度量级均为10¹⁰cm-2,但NMOS器件的背界面陷阱密度略大于PMOS器件,并给出了界面陷阱密度所在的等效能级。     

MOS器件栅介质层陷阱的表征方法

随着MOS器件按比例缩小,MOS器件的可靠性问题正成为限制器件性能的一大瓶颈。作为可靠性研究的一个热点和难点,MOS器件栅介质可靠性的研究一直是学术界和工业界研究的重点。普遍认为,栅介质中的陷阱是引起栅介质退化乃至击穿的主要因素,对栅介质中陷阱信息的准确提取和分析将有助于器件性能的优化、器件寿命的预测等。针对几十年来研究人员提出的各种陷阱表征方法,在简单介绍栅介质中陷阱相关知识的基础上,对已有的界面陷阱和氧化层陷阱表征方法进行系统的调查总结和分析,详细阐述了表征技术的新进展。     

SiO2/SiC界面陷阱电荷近似计算的局限

从理论上分析了近似计算所引起的SiC基MOSFET两个重要参数阈值电压和沟道电流的误差.结果显示,在很多情况下近似计算都会带来很大的误差(＞5%),尤其对于沟道电流,在大部分情况下误差很大,只是在少数条件下误差较小(＜5%).因此,近似计算SiO2/SiC界面陷阱电荷不尽合理,应利用电子在界面态上的分布函数进行准确计算.     

双极型器件慢界面陷阱能量分布的1／f噪声分析方法

位于Ｓｉ／ＳｉＯ２界面附近的具有长时间常数的载流子陷阱对于半导体器件的可靠性有重要影响．根据笔者建立的双极晶体管表面１／ｆ噪声分析模型,通过测量栅控晶体管１／ｆ噪声的栅压特性,可获得这种慢界面陷阱密度在禁带中心附近的能量分布．本文给出了该方法的模型推导、参数提取、分析步骤和应用实例．     

BaTiO_3半导瓷材料中施受主杂质互补作用的研究

对施主掺杂而言，在缺位补偿区，引入高受主掺杂可使材料的常温电阻率随受主杂质的引入量增加呈Ｕ型曲线变化，同时晶粒尺寸随之单调上升。这是由于受主杂质的引入利于产生氧空位，导致钡空位浓度下降的结果。     

DCIV技术表征MOS/SOI界面陷阱能级密度分布

基于直流电流电压(DCIV)理论和界面陷阱能级U型对称分布模型,可以获取硅界面陷阱在禁带中的分布,即利用沟道界面陷阱引起的界面复合电流与不同源/漏-体正偏电压(Vpn)的函数关系,求出对应每个Vpn的有效界面陷阱面密度(Neff),通过Neff函数与求出的每个Neff值作最小二乘拟合,将拟合参数代入界面陷阱能级密度(DIT)函数式,作出DIT的本征分布图.分别对部分耗尽的nMOS/SOI和pMOS/SOI器件进行测试,得到了预期的界面复合电流曲线,并给出了器件界面陷阱能级密度的U型分布图.结果表明,两种器件在禁带中央附近的陷阱能级密度量级均为109 cm-2·eV-1,而远离禁带中央的陷阱能级密度量级为1011 cm-2·eV-1.     

热载流子诱生MOSFET/SOI界面陷阱的正向栅控二极管技术表征

本文完成了热载流子诱生MOSFET/SOI界面陷阱正向栅控二极管技术表征的实验研究 .正向栅控二极管技术简单、准确 ,可以直接测得热载流子诱生的平均界面陷阱密度 ,从而表征器件的抗热载流子特性 .实验结果表明 :通过体接触方式测得的MOSFET/SOI栅控二极管R G电流峰可以直接给出诱生的界面陷阱密度 .抽取出来的热载流子诱生界面陷阱密度与累积应力时间呈幂指数关系 ,指数因子约为 0 787     

注F栅介持抗电离辐射损伤机理

对含Ｆ ＭＯＳ结构的抗电离辐射特性和机理进行了系统研究。其结果表明：Ｆ减少工艺过程引入栅介持的Ｅ　’中心缺陷和补偿Ｓｉ／ＳｉＯ２悬挂键的作用,将导致实始氧化物电荷和界面态密度的下降;栅ＳｉＯ２中的Ｆ主要以Ｆ离子和Ｓｉ－Ｆ结键的方式存在;含Ｆ栅介质中部分Ｓｉ－Ｆ键替换Ｓｉ－Ｏ应力键而使Ｓｉ／ＳｉＯ２界面应力得到释放,以及用较高键能的Ｓｉ－Ｆ键替换Ｓｉ－Ｈ弱键的有益作用是栅介质辐射敏感降低的根本原因;     

注F栅介质抗电离辐射损伤机理

对含 F MOS结构的抗电离辐射特性和机理进行了系统研究。其结果表明 :F减少工艺过程引入栅介质的 E’中心缺陷和补偿 Si/ Si O2 界面 Si悬挂键的作用 ,将导致初始氧化物电荷和界面态密度的下降 ;栅 Si O2 中的 F主要以 F离子和 Si- F结键的方式存在 ;含 F栅介质中部分 Si- F键替换 Si- O应力键而使 Si/ Si O2 界面应力得到释放 ,以及用较高键能的 Si- F键替换 Si- H弱键的有益作用是栅介质辐射敏感性降低的根本原因 ;含 F CMOS电路辐射感生漏电流得到抑制的主要原因是场氧介质中氧化物电荷的增长受到了明显抑制。     

Interface trap and interface depletion in lattice-mismatched GaInAs/GaAs heterostructures

The effects of lattice mismatch on the deep traps and interface depletion have been studied for the Ga_0.92In_0.08As(p⁺)/GaAs(N) and Ga_0.92In_0.08As(n)/GaAs(SI) heterostructures grown by molecular beam epitaxy. We have used deep level transient spectroscopy (DLTS) and admittance spectroscopy (AS) and observed two hole traps, one at an energy ranging from 0.1 to 0.4 eV and the other at 0.64 eV, and two electron traps at 0.49 and 0.83 eV in the GalnAs/GaAsp ⁺-N junction sample. The hole trap appeared as a broad peak in the DLTS data and its energy distribution (0.1 ∼ 0.4 eV) was obtained by a simulation fitting of the peak. Concentration of this distributed hole trap increased as the in-plane mismatch increased, suggesting its relation to defects induced by lattice relaxation, whereas the other traps are from the bulk. The misfit dislocations are believed to be responsible for the interface trap. For the Ga_0.92In_0.08As(n)/GaAs(SI) samples, Hall effect measurements showed an increased interface depletion width of about 0.14 Μm for the 0.5 Μm thick layer and about 0.12 /gmm for the 0.25 Μm thick layer, while a corresponding GaAs/GaAs sample had only 0.088 Μm for the interface depletion width.     

Some Critical Materials and Processing Issues in SiC Power Devices

There has been a rapid improvement in SiC materials and power devices during the last few years. However, the materials community has overlooked some critical issues, which may threaten the emergence of SiC power devices in the coming years. Some of these pressing materials and processing issues will be presented in this paper. The first issue deals with the possibility of process-induced bulk traps in SiC immediately under the SiC/SiO₂ interface, which may be involved in the reduction of effective inversion layer electron mobility in SiC metal–oxide–semiconductor field-effect transistor (MOSFETs). The second issue addresses the effect of recombination-induced stacking faults (SFs) in majority carrier devices such as MOSFETs, Schottky diodes, and junction field-effect transistors (JFETs). In the past it was assumed that the SFs only affect the bipolar devices such as PiN diodes and thyristors. However, most majority carrier devices have built-in p–n junction diodes, which can become forward biased during operation in a circuit. Thus, all high-voltage SiC devices are susceptible to this phenomenon.     

MOS结构电容高频C-V特性的应用

CMOS工艺的发展要求栅介质层厚度不断减薄,随着栅极漏电流的不断增大使用准静态的方法测量器件特性不稳定。根据这一情况,提出用高频电容电压(C-V)来评价深亚微米和超深亚微米器件工艺。通过高频C-V法结合MOS相关理论可以得到介质层的厚度、最大耗尽层宽度、阈值电压、平带电压等参数以及栅介质层中各种电荷密度的分布,用以评价栅介质层和衬底的界面特性。文章提出通过电导对测量结果进行修正,使其能够适用更小尺寸器件的要求,使高频C-V法能够在不同的工艺下得到广泛的应用。     

线性余因子差分亚阈电压峰技术测量电应力诱生MOSFET界面陷阱的研究

本文提出了用线性余因子差分亚阈电压峰测量电应力诱生MOSFET界面陷阱的新技术并进行了实验验证 .详细介绍了该方法的基本原理和实验实现 ,得到了电应力诱生MOSFET界面陷阱和累积应力时间的关系 .该方法具有普适性 ,可用于MOSFET的一般可靠性研究和寿命预测 .     

Observation and characterization of near-interface oxide traps in 3C-SiC MOS structures by quasi-static I-V method

The electrical properties of oxides grown on 3C-SiC by rapid thermal processing in various oxidizing and annealing atmospheres are investigated using a quasi-static method. According to the anomalous capacitance hump, the existence of two types of traps, interface and near interface oxide traps, is observed in quasi-static. By monitoring the sweep-rate measurement of the quasi-static current related to electron tunneling from interface traps to near-interface oxide traps, a profile of the traps in response time can be obtained. Based on the extracted parameters of the carrier traps, we demonstrate that the near SiO₂/3C-SiC interface is significantly improved when using 100% N₂O compared to 100% O₂ or even N₂-O₂ dilution as oxidizing gas. Also, we show that incorporating N₂ during the oxidation in O₂ is not favourable for the reduction of the near-interface oxide traps.