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基于FPGA的高速大容量固态存储设备设计 总被引:2,自引:0,他引:2
采用大容量的固态Flash作为存储介质,用FPGA作为存储阵列的控制器,设计了高速大容量的存储板卡,实现了数据采集过程中用相对低速的Flash存储器存储高速实时数据.FPGA既可作为高速输入数据传输到Flash中的缓存,又能实现对存储器的读写、擦除等操作时序的控制.给出了读写Flash的时序,并实现了通过工控机CPCI总线对存储器的数据读取. 相似文献
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基于FPGA的外部存储器设计 总被引:1,自引:1,他引:0
为了提高雷达海量数据的处理速度,采用FPGA设计了一种高速外部存储器,通过多次实验,验证了设计方法的可行性。高速外部存储器可以有效地提高数据存储速度,节约读/写时间,从而满足信号处理的高速实时的要求。这种方法充分利用FPGA设计方便,SDRAM和FLASH的存储读写速度快的优势,具有成本低廉,兼容性强,易于工程实现的特点。 相似文献
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带幻像时钟的非易失性存储器DS1244Y的使用方法 总被引:1,自引:0,他引:1
DS1244Y是带幻像时钟的存储器芯片,该芯片将嵌入式实时时钟和32K×8非易失性存储器功能合二为一。本文介绍DS1244Y的使用方法,给出了它和AT89C52的接口电路图及读写幻像时钟的子程序。 相似文献
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FM3164是RAMTRON公司推出的新一代非易失性铁电存储器,采用I2C总线,是集串行存储器、实时时钟、看门狗、复位电路、低电压检测等多种功能于一体的强大芯片.与其他串行存储器相比,FM3164具有没有写延时,读写次数可达上百亿次,速度快,功耗低等优点.主要介绍FM3164的组成原理和基本功能,并结合它在火灾自动报警系统的应用给出实际应用方法,实现报警过程中信息快速、准确的存储. 相似文献
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铁电存储器FM31256的特性及应用 总被引:3,自引:2,他引:1
FN31256是华胄公司生产的铁电非易失性存储器。该器件内含实时时钟、低电压复位、看门狗计数器、非易失性事件计数器、可锁定的串行数字标识和一个通用比较器。FM31256的工作电压范围为2.7~5.5V,而且读写次数没有限制,因此,FN31256存储器可以像一个外部RAN或传统的非易失性存储器那样使用,是一个真正的非易失性存储器。其片内实时时钟能以BCD码形式提供时间及日期信息。 相似文献
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由于现场可编程门阵列(FPGA)处理速度快、数据吞吐量大,双倍速率同步动态随机存储器(DDR)存储容量大、价格低,因此多数雷达均采用FPGA+DDR3的架构实现数据重排。但由于DDR3跳变地址读写效率低,导致重排速度慢,已不能满足现代雷达对信号处理速度提出的要求。因此本文提出了一种高速重排方法,通过数据拼接、按块读取、设计同时读写时序等操作,可大幅度减少地址跳变次数,提升重排速度,以满足现代雷达对信号处理速度提出的要求。 相似文献
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分析了视频—时基压缩在数字式录取、随机扫描显示终端上的必要性。在保证雷达视频信息的实时显示,减小雷达视频终端损失前提下,实现了一种单存储器雷达视频—时基压缩系统,并进行了系统性能分析。该系统改变传统采用双存储器实现的做法,较大程度地降低了电路硬件量,增长了字符等二次信息显示时间,在实际应用中,取得了很好的效果。 相似文献
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在一些复杂的SoC中,往往要使用嵌入式存储器,而双边访问的嵌入式存储器(DARAM)常用于许多低功耗的场合。这样,用时钟的双边沿来控制存储器的读写数据是不可避免的。这种时钟用作数据(clock as data)的情况通常会在SoC设计的逻辑物理综合阶段产生很多时序收敛的棘手问题,时钟隔离电路恰好能解决这个问题。实践证明,这种改进的时钟电路结构大大减少了设计的时序收敛时间和设计流程的复杂度。 相似文献
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为了解决VxWorks for x86系统中的设备在每次加电或重启后系统时间归零的问题。给出了一种通过读写端口来访问BIOS中的实时时钟。从而使系统时间和实时时钟保持同步的实现方法.该方法同时也可以将实时时钟设置为某个特定的时间。 相似文献
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AT24C256在单片机系统中的应用 总被引:3,自引:0,他引:3
文中介绍了ATMEL公司生产的AT24C256EEPROM存储器的特性、工作状态和读写时序 ,给出了利用AT24C256存储器在单片机数据采集系统中保存时钟芯片所产生的时间以及现场采集数据的电路原理图及部分应用程序 相似文献
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DS1315是DALLASSEMICONDUCTOR公司生产的不占存储空间的隐含实时时钟芯片 ,它包含有实时时钟和存储器非易失控制逻辑。当检测到一个特定的64位码型时 ,它将禁止访问存储器,而去访问时钟。文中给出了DS1315的内部结构、特点及引脚功能 ,并对其时钟部分和非易失性控制作了详细介绍 ,最后给出了具体的连接图和驱动程序 相似文献
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为解决远程超宽带雷达信号直接采样问题,提出了1Gsps超高速实时采样设计方案,采用全新的数据降频设计思想实现1ns写入的并行存储器系统结构.在考虑改善因子对A-D动态范围要求时,论述了随机采样原理结合ps级时间轴展宽技术实现12位5Gsps等价采样系统的设计方法,对宽频带雷达信号处理、数字存储示波器、频谱分析仪等领域有重要应用价值,提出的原理实际应用于高速数字存储示波器系统设计中. 相似文献