用VHDL实现基于新型扭环形计数器的16倍分频器

在数字逻辑电路的设计中,计数器和分频器都是常用的基本电路。通常利用分频器对某个给定的高频率信号进行分频,得到设计者所需要的低频信号。分频器的设计中利用不同模的计数器来达到不同倍的分频。文中介绍一种新型扭环形计数器,n位输入信号通过该计数器后可得到个计数,利用率超过以往普通的扭环形计数器。然后基于此计数器,通过VHDL硬件描述语言,在QuartusⅡ平台下运用Altera公司Cyclone系列的FPGA芯片实现计数器和分频器的综合与波形仿真,验证此设计的正确性。     

基于FPGA的数控分频器的实现

在数字逻辑电路设计中,分频器是一种基本电路。通常用来对某个给定频率进行分频,以得到所需的频率。整数分频器的实现非常简单,可采用标准的计数器,也可以采用可编程逻辑器件设计实现。文中的设计利用VHDL硬件描述语言的编程方式,通过MAX＋PLIS（Ⅱ）开发软件和ALTERA公司的FLEX系列EPF10K10LC84-4型FPGA方便地完成了各种类型分频比电路的设计。     

一种基于FPGA的分频器的设计

文章设计了一种利用移位型计数器进行设计的分频器,并且可以通过改变反馈网络来控制分频系数或寄存器个数实现任意整数分频。通过VHDL硬件描述语言设计,在QuartusⅡ软件下进行功能仿真,测试结果证明了该设计的可行性。     

应用于26 GHz-41 GHz频率综合器的高速可编程分频器的设计

毫米波频率综合器中的重要模块之一高速可编程多模分频器,它主要用于对VCO的输出信号进行分频从而获得稳定的本振信号,它的性能影响整个毫米波频率综合器性能。本文设计的一种高速、低功耗、分频比可变的分频器具有非常重要的意义[1]。根据26 GHz-41 GHz硅基锁相环频率综合器的系统指标,本文基于TSMC 45nm CMOS工艺,设计实现了一种高速可编程分频器。本文采用注入锁定结构分频结构实现高速预分频,该结构可以实现在0 d Bm的输入功率下实现25 GHz-48 GHz的分频范围、最低功耗为:2.6 m W。基于脉冲吞咽计数器的可编程分频器由8/9双模分频器和可编程脉冲吞咽计数器组成。其中8/9双模分频器由同步4/5分频器和异步二分频构成,工作频率范围10 GHz-27 GHz,最低输入幅度为:300 m V,最低功耗为:1.6 m V。可编程吞咽计数器采用改进型带置数功能的TSPC D触发器,该可编程分频器的最大工作范围:25 GHz;最小功耗为:363μW。本文设计的高速可编程多模分频器,可以实现32-2 062的分频比;当工作于28 GHz时,相位噪声小于-159 dBc/Hz。动态功耗为5.2 m W。     

用CD4520B设计对称输出分频器的方法

文章详细地介绍了COS/MOS双四位二进制加法同步计数器CD4520B用来设计各种分频器的规则和方法。用CD4520设计的分频器不管分频系数N为何值,都能保持输出的对称特性,使用的元件种类少,成本低,不产生对基本计数器的频率干扰。这种分频技术比普通的分频方式更有吸引力,是在设计电路时可以实际应用的十分重要电路。     

四位数字定时器CH850

CH850是一种功能强、功耗低、定时精度高、定时可靠和应用方便的CMOS大规模集成电路。它主要是为机电行业定时装置而设计,但作为0—9999四位十进制数字定时器仍不失其通用性,可在各种技术领域广泛使用。一、结构 CH850包括分频器、主定时计数器、四位数字BCD码缓冲输出器、扫描显示位选控制信号发生器、位数字选择开关、笔划译码器和定时符合信号锁存器等部分,它的方框图如图1所示。基准频率信号f_r从脚19输入后,先经过施密特触发器整形,再由一个5分频器和两个10分频器进行分频。由于这些分频器是串联连接,因而可对f_r作5、50和500分频,产生的三种分基准频率信号分别从脚16-18输出,作为主定时计数器的定时计时时钟信号。图2为分频器输入时钟与输出信号的时间关系。图     

基于锁相环多相位时钟实现小数分频的方法

介绍了一种基于锁相环的多相位时钟实现小数分频方法,利用一个可配置计数步长的相位选择计数器进行循环计数,计数器的值用来控制相位选择器的选择信号。相位选择器的输入为锁相环输出时钟的多个相位版本,相位选择器的输出既作为相位选择计数器的计数时钟,又作为整数分频器的输入时钟。计数器不断地在循环累加,相位选择器的输出时钟相位随之发生变化。整数分频器的输入时钟被不断地插入了一个相位差,其输出实现了分辨率为0.125的小数分频。最后对电路进行了仿真验证。     

应用于频率合成器的宽分频比CMOS可编程分频器设计

提出一种应用于射频频率合成器的宽分频比可编程分频器设计。该分频器采用脉冲吞吐结构,可编程计数器和吞脉冲计数器都采用改进的CMOS源极耦合（SCL）逻辑结构的模拟电路实现,相对于采用数字电路实现降低了电路的噪声和减少了版图面积。同时,对可编程分频器中的检测和置数逻辑做了改进,提高分频器的工作频率及稳定性。最后,采用TSMC的0.13μm CMOS工艺,利用Cadence Spectre工具进行仿真,在4.5 GHz频率下,该分频器可实现200515的分频比,整个功耗不超过19 mW,版图面积为106μm×187μm。     

应用于Bluetooth频率合成器的可编程分频器设计

设计了一种应用于Bluetooth整数频率合成器的可编程分频器.电路设计采用SMIC 0.18 μm CMOS工艺和Cadence Spectre仿真器.整个分频电路由基于SCL(Source-Coupled Logic)结构实现的16/17双模预分频电路和基于标准数字逻辑单元实现的可编程计数器组成.频率合成器的信道间隔设为1 MHz.通过对可编程计数器进行预置数,分频器覆盖整个ISM信号频段(2400～2478 MHz).     

5 GHz 0.18-μm CMOS 可编程分频器

提出了一种2.4GHz ZigBee 应用的可编程分频器,其分频模值在2403-2480之间变化。该分频器基于双模分频器和吞咽计数器架构,功耗和面积得到了有效降低。芯片采用0.18-μm CMOS混合信号工艺实现,当输入信号达到7.5dBm时,分频器可正常工作的频率范围覆盖1-7.4 GHz,在100KHz频偏处的输出相位噪声为-125.3dBc/Hz。分频器核心电路消耗电流4.3mA（1.8V电源电压）,核心面积0.015mm2。测试结果表明该可编程分频器能很好的应用在所需的频率综合器中.     

光子晶体环形谐振器特性研究

文章采用FDTD(时域有限差分)法,通过数值计算得到了一种新型PCRR(光子晶体环形谐振腔)的宽带频响特性,并分析了介电常数对PCRR传输特性的影响。在此基础上建立了一个三波长的光子晶体分频器,结合对该模型中光场强度动态分布图的分析,实现了在1 5001、550和1 610 nm 3个波长处的分频功能。数值结果表明:与微腔特性相比,PCRR能同时得到多个窄频信号,并且在多波长分频器中可以减少微腔的个数;与波导耦合相比,在结构参数设计上更加灵活。     

DAB接收机中的低相位噪声低功耗高速数模混合下分频模块

本文实现了一种用于DAB数字广播调谐器的具有低相位噪声与低功耗的高速数模混编下分频模块。在设计中采用了若干项新的电路技术以提升电路的性能。采用了具有改进型源极耦合逻辑D触发器的同步分频器与具有改进型CMOS主从触发器的异步分频器实现了具有低相位噪声的双模分频器。在吞吐式计数器的设计中采用了一种更为精确的线负载模型。电路采用0.18-?m CMOS工艺实现。芯片面积为0.6mm?0.2mm。下分频模块中的双模分频器的输出信号在距载波中心频率10kHz频偏处的相位噪声仅为-118.2dBc/Hz。下分频模块的核心部分在1.8V供电电源下的功耗仅为2.7mW。     

用Verilog实现基于FPGA的通用分频器

在复杂数字逻辑电路设计中,经常会用到多个不同的时钟信号。介绍一种通用的分频器,可实现2～256之间的任意奇数、偶数、半整数分频。首先简要介绍了FPGA器件的特点和应用范围。接着介绍了通用分频器的基本原理和分类,并以分频比为奇数7和半整数6.5的分频器设计为例,介绍了在Qua     

巴特沃斯滤波器在高保真音响系统中的应用

音乐信号频率覆盖了20 Hz到20 kHz的范围,音响系统为了高质量的还原它们,往往将音乐信号分为高、低两个频率段或者高、中、低3个频率段后,分别送给两分频音箱或者三分频音箱去重放.如果分频器位于功率放大器之前,称之为电子分频系统,如果分频器在功率放大器之后,称之为功率分频系统.打磨一套电子分频音响系统,除了设计组装高质量的后级功率放大器之外,前级分频器的设计就显得非常重要.本文就是依据实际制作经验和数据,就巴特沃斯2阶2分频器以及2阶3分频器在音响系统中的使用提出自己的见解.     

基于CPLD的伺服系统正交脉冲的分数分频

在交流伺服系统中,对电机编码器反馈的正交脉冲信号进行分频,并发送至上位机对构成全闭环系统非常必要。为了能够实现对编码器正交脉冲信号的分数分频,并保证分频得到的脉冲方向正确,数量符合要求,仍以正交形式反馈给上位机,本文研究了伺服系统中分数分频的基本原理及分频过程,采用Altera公司的QUARTUS II软件和CPLD产品EPM1270进行设计,通过软件仿真和实验测试,证明分频器在伺服系统中应用的可行性,有较强的工程应用价值。     

基于FPGA的任意数值分频器的设计

介绍了基于FPGA的任意分频系数的分频器的设计,该分频器能实现分频系数和占空比均可以调节的3类分频：整数分频、小数分频和分数分频。所有分频均通过VHDL语言进行了编译并且给出了仿真图。本设计中的分频器没有竞争冒险,可移植性强,占用的FPGA资源少。本设计在Altera公司的CycloneⅡ系列EP2C35型FPGA芯片中完全可实现,结果表明设计是正确和可行的。由于分频器应用非常广泛,故本设计具有很强的实用价值。     

基于0.18μm CMOS工艺的ZigBee分频器设计

为了降低ZigBee分频器的能量消耗,提出一种适用于2.45 GHz频率的超低功率COMS分频器,可以用于2.45 GHz整数分频锁相环频率合成器中,适用于ZigBee标准网络。提出的分频器在吞脉冲分频器的基础上,通过一个简单的数字电路取代吞咽计数器,从而降低了功率消耗和设计复杂性。该分频器的模量可以在481~496之间调整。所有的电路设计都基于0.16μm的TSMC CMOS技术,使用1.8 V直流电压供电。仿真结果显示,在2.45 GHz ISM频段中4 b分频器的功耗为420μW,相比之前类似分频器减少了40%。     

基于VHDL的数控分频器设计及应用

数控分频器的输出信号频率为输入数据的函数。用传统的方法设计,其设计过程和电路都比较复杂,且设计成果的可修改性和可移植性都较差。基于VHDL的数控分频器设计,整个过程简单、快捷,极易修改,可移植性强。他可利用并行预置数的加法计数器和减法计数器实现。广泛应用于电子仪器、乐器等数字电子系统中。     

基于CPLD的任意整数半整数分频器设计

在电子系统的设计中经常需要对输入时钟信号进行分频,以满足不同系统设计模块的需要。分频方法很多,但设计方法简单且具有一定通用性的较少,而在基于CPLD(复杂可编程逻辑器件)的系统设计中,利用时钟的上升沿和下降沿控制计数器产生两路输出波形,对这两路波形进行逻辑或操作,进而可简易实现对输入时钟信号进行任意整数和半整数分频,其中整数分频为等占空比,半整数分频的高低电平只差半个输入时钟周期。     

可扩展分频比范围的射频可编程分频器设计

介绍了一种可扩展分频比范围的射频可编程分频器,该电路包括输入放大器、前置2分频电路、4级除2/除3分频单元和15位可编程计数器。该分频器应用于频率合成器中,采用0.35μm BiCMOS工艺实现,电源电压3.3V,电源电流80mA。射频输入12GHz时灵敏度-10~10dBm。分频比从16到219-1可调。