超深亚微米集成电路中的互连问题--低k介质与Cu的互连集成技术

半导体集成电路技术的发展对互连技术提出了新的需求,互连集成技术在近期和远期发展中将面临一系列技术和物理限制的挑战,其中Cu互连技术的发明是半导体集成电路技术领域中具有革命性的技术进展之一,也是互连集成技术的解决方案之一.在对互连集成技术中面临的技术与物理挑战的特点和可能的解决途径概括性介绍的基础上,重点介绍和评述了低k介质和Cu的互连集成技术及其所面临关键的技术问题,同时还对三维集成互连技术、RF互连技术和光互连技术等Cu互连集成技术之后的可能的新一代互连集成技术和未来互连技术的发展趋势给予了评述和展望.     

超深亚微米集成电路可靠性技术

就超深亚微米集成电路中高k栅介质、金属栅、Cu/低k互连等相关可靠性热点问题展开讨论,针对超深亚微米集成电路可靠性问题,提出可靠性设计、生产过程的质量控制、可靠性评价与失效分析是集成电路可靠性综合评价与保证的核心思想,为产品可靠性评价与保证提供指导性参考.     

低k介质与铜互连集成工艺

阐明了低k介质与铜互连集成工艺取代传统铝工艺在集成电路制造中所发挥的关键作用。依照工艺流程,介绍了如何具体实现IC制造多层互连工艺:嵌入式工艺、低k介质与平坦化、铜电镀工艺与平坦化;阐述了工艺应用现况与存在的难题,给出了国际上较先进的解决方法。     

硅通孔互连技术的开发与应用

随着三维叠层封装、MEMS封装、垂直集成传感器阵列以及台面MOS功率器件倒装焊技术的开发,硅通孔互连技术正在受到越来越广泛的重视和研究。文中叙述了几种硅通孔互连技术的制造方法,以及它们在三维封装、MEMS封装、高密度硅基板、垂直集成传感器阵列和台面MOS功率器件等方面的应用。最后,进一步阐述了硅通孔互连中几项关键技术的研究现状以及存在的挑战。     

硅通孔互连技术的开发与应用

随着三维叠层封装、MEMS封装、垂直集成传感器阵列以及台面MOS功率器件倒装焊技术的开发,硅通孔互连技术正在受到越来越广泛的重视和研究。本文叙述了几种硅通孔互连的制造方法,及其应用。最后,进一步阐述了硅通孔互连中几项关键技术的研究现状以及存在的挑战。     

铜互连电迁移失效的研究与进展

Cu/低k互连的电迁移失效与互连材料、工艺、结构和测试条件都有着密切的联系。论述了近年来铜互连电迁移可靠性的研究进展,讨论了电迁移的基本原理、失效现象及其相关机制和微效应以及主导失效的机制——界面扩散等,同时探讨了改善铜互连电迁移性能的各种方法,主要有铜合金、增加金属覆盖层及等离子体表面处理等方法,并指出了Cu互连电迁移可靠性研究有待解决的问题。     

硅基异质集成技术发展趋势与进展

目前主流的异质集成技术有单片异质外延生长、外延层转移和小芯片微米级组装。硅基异质集成主要是指以硅材料为衬底集成异质材料(器件)所形成的集成电路技术。它首先在军用微电子研究中得到重视,并逐渐在民用领域扩展。硅基异质集成技术正处于芯片级集成向晶体管级集成的发展初期,已有关于晶体管级和亚晶体管级集成的报道。本文重点研究了单片三维集成电路(3D SoC)、太赫兹SiGe HBT器件、超高速光互连封装级系统(SiP)、单片集成电磁微系统等硅基异质集成技术前沿,展现了硅基异质集成技术的发展趋势,及其在军用和民用通信、智能传感技术发展中所具有的重要意义。     

硅基异构三维集成技术研究进展

为满足电子系统小型化高密度集成、多功能高性能集成、小体积低成本集成的需求,硅基异构集成和三维集成成为下一代集成电路的使能技术,成为当前和今后的研究热点.硅基三维集成微系统可集成化合物半导体、CMOS、MEMS等芯片,充分发挥材料、器件和结构的优势,使传统的高性能射频组件电路进入到射频前端芯片化,可集成不同节点的CPU、...     

3D集成的发展现状与趋势

三维集成技术的发展是技术与理念的革新过程,本文根据集成封装技术的的发展历程,提出三维集成的发展特点,阐述理念的突破如何引导技术发展,以此为主线,可以更有逻辑性的了解三维集成的发展历史与趋势.封装从器件级向系统级的发展促使了多种系统级封装概念的出现;垂直堆叠方式推动互连长度不断降低;与晶圆级封装的结合可以大幅度降低成本;从同质向异质的转变则集成了多种学科、材料与技术,是实现复杂的系统的基础.     

32nm CMOS工艺技术挑战

根据国际半导体技术发展蓝图(international technology roadmap for semiconductor,ITRS),CMOS技术将于2009年进入32nm技术节点.然而,在CMOS逻辑器件从45nm向32nm节点按比例缩小的过程中却遇到了很多难题.为了跨越尺寸缩小所带来的这些障碍,要求把最先进的工艺技术整合到产品制造过程中.文中总结并讨论了可能被引入到32nm节点的新的技术应用,涉及如下几个方面:浸入式光刻的延伸技术、迁移率增强衬底技术、金属栅/高介电常数栅介质(metal/high-k,MHK)栅结构、超浅结(ultra-shallow junction,USJ)以及其他应变增强工程的方法,包括应力邻近效应(stress proximity effect,SPT)、双重应力衬里技术(dualstress liner,DSL)、应变记忆技术(stress memorization technique,SMT)、STI和PMD的高深宽比工艺(high aspect ratio process,HARP)、采用选择外延生长(selective epitaxial growth,SEG)的嵌入SiGe(pFET)和SiC(nFET)源漏技术、中端(middle of line,MOL)和后端工艺(back-end of line,BEOL)中的金属化以及超低k介质(ultra low-k,ULK)集成等问题.     

32nm CMOS工艺技术挑战

根据国际半导体技术发展蓝图（international technology roadmap for semiconductor, ITRS) , CMOS技术将于2009年进入32nm技术节点. 然而,在CMOS逻辑器件从45nm向32nm节点按比例缩小的过程中却遇到了很多难题. 为了跨越尺寸缩小所带来的这些障碍,要求把最先进的工艺技术整合到产品制造过程中. 文中总结并讨论了可能被引入到32nm节点的新的技术应用,涉及如下几个方面：浸入式光刻的延伸技术、迁移率增强衬底技术、金属栅/高介电常数栅介质（metal/high-k, MHK）栅结构、超浅结（ultra-shallow junction, USJ）以及其他应变增强工程的方法,包括应力邻近效应（stress proximity effect, SPT) 、双重应力衬里技术（dual stress liner, DSL) 、应变记忆技术（stress memorization technique, SMT) 、STI和PMD的高深宽比工艺（high aspect ratio process, HARP) 、采用选择外延生长（selective epitaxial growth, SEG）的嵌入SiGe (pFET）和SiC (nFET）源漏技术、中端（middle of line, MOL）和后端工艺（back-end of line, BEOL）中的金属化以及超低k介质（ultra low-k, ULK）集成等问题.     

可变低k介质层SOI LDMOS高压器件的耐压特性

提出了一种可变低κ（相对介电常数）介质层（variable low κ dielectric layer，VLkD）SOI高压器件新结构，该结构的埋层由可变κ的不同介质组成。基于电位移连续性原理，利用低κ提高埋层纵向电场和器件纵向耐压，并在此基础上提出SOI的介质场增强原理，基于不同κ的埋层对表面电场的调制作用，使器件横向耐压提高，并给出VLkD SOI的RESURF判据，借助2D器件仿真研究了击穿特性与VLkD SOI器件结构参数之间的关系，结果表明，对κμ=2，κIH=3．9，漂移区厚2μm，埋层厚1μm的VLkD器件，埋层电场和器件耐压分别达248V／μm和295V，比相同厚度的常规SOI器件的埋层电场和耐压分别提高了93％和64％。