一种基于多FPGA的SoC验证方法

片上系统(SoC)是芯片设计的发展趋势,现场可编程门阵列(FPGA)验证是芯片设计中最重要的环节之一。基于Altera公司的FPGA和静态时序分析工具TimeQuest的应用,提出了一种使用两个或多个FPGA器件验证复杂SoC的方法,分析了使用多个FPGA器件进行功能验证对于SoC设计的重要性,介绍了FPGA时序约束的具体设置方式;并把这种方法应用在实例中,测试结果显示通过使用这种方式可以快速有效的实现对大规模、复杂时序SoC的功能验证。     

SV DPI技术在FPGA仿真验证的应用探讨

SystemVerilog作为近年来逐渐流行的FPGA验证语言,包含了丰富的验证特性：DPI、断言技术、功能覆盖率等,其中DPI接口技术可以帮助验证工程师在验证平台中实现对C或C++的调用,验证工程师可以通过编写C函数来实现复杂激励模型设计,同时也为进行复杂算法的FPGA设计的仿真验证提供了新的验证思路。本文提出一种基于DPI接口的FPGA仿真验证方法,实验表明：利用该方法搭建的仿真验证平台相对于传统的纯verilog验证平台,具有更高的仿真效率和验证的灵活性。该验证方法为算法级FPGA设计的确认测试提供了新的验证思路。     

用于复杂数字系统测试的整体功能模型

运用《系统论》的思想，提出数字系统功能和复杂数字系统整体功能的概念，由此引伸出功能测试的新方法，这种方法可归结为通过复杂数字系统的分析，包括拓扑分析和逻辑分析，建立整体功能模型，据此找出验证测试所需的系统输入向量序列。这些工作可采用计算机辅助手段，特别是运用《算法图论》和逻辑综合工具而完成的。用所提出的方法可以在复杂数字系统各种不同抽象级的逻辑图中提取整体功能模型，因此具有广泛的适用性。     

基于仿真的32位RISC微处理器的功能验证方法

提出了一种基于仿真(slmulation-hased)的32位RISC微处理器的功能验证方法，以伪随机生成和针对流水线模型生成激励向量方式相结合为主的验证环境的建立，提高了功能验证的自动化程度和效率；同时采用代码覆盖率来分析和指出功能验证中的遗漏之处，从而提高了整个验证环境的完备性．另外，通过FPGA硬件验证的结果以及32位RISC微处理器流片的测试结果，可以证明本文所提出的功能验证方法的有效性和完备性．     

通用处理器设计中硬件仿真验证

基于动态的RTL仿真依然是验证超大规模集成电路的主要方法。在使用动态仿真方法对通用微处理器这样大规模的设计进行功能验证时仿真速度成为了瓶颈,通常的解决方案是使用FPGA进行硬件的物理原型仿真,使用FPGA可以在较短的时间内测试大量的测试向量,但是使用FPGA物理原型验证的可调试很差。针对这一主要问题,提出了三级的层次化仿真验证环境,使用硬件仿真器的仿真加速作为中间层的解决方案,即可以提高仿真速度,也提供了良好的调试环境。同时针对大规模设计多片FPGA逻辑划分提出了改进的K—L算法,优化了FPGA的利用率和片间五连。     

模糊CMAC的硬件结构分析及其FPGA实现

提出了模糊CMAC的一种基于FPGA的硬件实现方法。与其它FPGA实现的神经网络相比，包含了可以用于在线学习的权学习算法。分析了模糊CMAC的模型结构及其相应的硬件模块；用VHDL实现基于上述模块的模糊CMAC；对该模糊CMAC进行硬件综合与测试。测试结果表明：该模糊CMAC的FPGA实现方法是可行的，硬件化后的网络具有速度快、精度高、占用器件资源少的特点，是在SOPC中实现模糊CMAC模块的一种有效方法。     

全数字接收机定时恢复算法的FPGA实现

提出了一种基于FPGA的全数字接收机定时恢复的实现方法,分析了系统每个模块的作用,给出每个模块的硬件实现方法.最后在Quartus Ⅱ7.0编写Verilog HDL代码和测试激励,并用ModelSim对定时恢复算法进行仿真验证,结果表明,这种算法时钟抖动小,定时精度高.     

基于随机测试的SoC系统级功能验证方法的研究

为了克服 RTL 级验证方法的局限性,提出了采用随机测试向量在 SoC 的系统级进行功能验证的方法。该方法采用高级建模语言来构建系统级的测试平台,采用多种随机化机制来生成测试向量。测试结果表明,该方法不仅能够获得较好的功能覆盖率,而且能够尽可能早地发现 SoC 设计中的功能性错误。     

基于SVM概率建模的硬件实现优化算法

在2种基于一对一分类策略的支持向量机(SVM)多类概率建模算法中,Pairwise Coupling概率建模算法不适合FPGA硬件实现,而投票概率建模算法分类性能较差。为此,提出一种基于Sigmoid函数的SVM概率建模的硬件实现优化算法,该算法基于合并计算及Log-add计算方法。理论分析结果表明,该算法可避免复杂的迭代计算和大量指数计算,减少运算量,并易于FPGA硬件实现。     

FPGA实现UART核心功能算法的时序缺陷

简述采用HDL语言在FPGA内实现UART核心功能的一种算法,分析ARM与FPGA之间进行异步串行通信实验时FPGA接收的数据的错误和实现UART核心功能的算法,得出波特率和FPGA系统时钟存在误差导致该算法存在时序缺陷,找到了存在时序缺陷存在的原因并提出了解决的方法,通过实验验证了方法的正确性。     

纯SV语言搭建验证平台

面对日益复杂的芯片系统设计和IP的高度集成方式,验证的重要性日益增加。传统的验证主要依赖于直接测试,虽然直接测试平台也可以采用有限的随机方式,但是通常是通过产生随机数的方式来实现的,而不是在每个数据单元简单地写入预先设定的值。直接测试方法适合于小设计,但一个典型SoC设计需要上千个测试用例,耗时太长。因此提升验证产量的唯一方法是减少产生测试所消耗时间。基于SystemVerilog具有丰富语言能力、能描述复杂验证环境、产生带约束的随机激励、面向对象编程、功能覆盖率统计等诸多优点,因此可以采用SystemVerilog语言功能构建一个验证平台。搭建验证环境时,可以应用带约束随机激励产生方法以及覆盖率驱动来提高验证效率,缩短验证周期,平台在queastasim上进行了仿真验证,并取得了比较好的结果。     

相似学原理在MTTR分组验证中的应用

针对目前传统验证方法不适用于直接对复杂装备的MTTR验证,提出根据MTTR曲线的相似程度将装备各分系统分组、对组进行验证的方案。根据相似性原理确定各分系统MTTR曲线相似度,再用分层重点分组方法对曲线进行分组,运用传统的验证方法对各组进行验证,为复杂装备MTTR的验证提出新的思路。     

A divide-and-conquer-based algorithm for automatic simulation vector generation

Testbenches play one of the most important roles in simulation-based design verification. Given a simulation scenario, a testbench provides specific vectors to simulate the design, then collects responses from the design to monitor whether the simulation has satisfied the scenario. The major bottleneck in writing testbenches is generating valid simulation vectors. Many current automatic-vector-generation methods focus on exploring a design's state space. Due to memory or runtime limitations, these methods cannot keep up with the rapid growth of design complexity. We propose a novel algorithm based on the divide-and-conquer paradigm that helps these methods decompose the design's complexity. The algorithm uses a partitioning method that recursively divides a design into smaller, more manageable components. Other approaches handle the divided components while maintaining the entire design's proper functioning. Random simulation generates sets of simulation vectors by randomly assigning the logic values to the design's primary inputs (Pis) one cycle at a time. Unlike random simulation, which uses only a single trace, symbolic solvers attempt to simultaneously enumerate all possible primary inputs to explore the entire state space. They typically use binary decision diagrams (BDDs) or satisfiability (SAT) solvers as their core engine.     

基于VMM方法学的系统级软硬件协同仿真验证

针对一款高性能复杂SoC芯片的设计,提出了一种新的软硬件协同仿真验证方案。通过比较仿真环境中软硬件间通信的各种实现方式,构建了一种新的符合VMM标准的验证平台。同时为加快覆盖率的收敛速度,给出了随机激励约束的优化方法。实践表明,新的约束和仿真方式使覆盖率收敛速度提高数倍,验证效率显著提高。     

基于自动机的概率计算树逻辑验证方法

根据带有随机特征的复杂信息系统性质验证的需求,针对离散概率回报模型的分层直到公式,提出一种性质验证分析方法。在综合各种离散随机逻辑的基础上,使用一种同时具有迁移回报及迁移步区间表达能力的概率计算树逻辑表示系统模型的分层直到路径公式性质,使用自动机技术建模路径公式,通过构造积模型完成模型与自动机的同步演化,基于积模型给出相应的状态概率满足算法。实例结果验证了该方法的可行性和有效性。     

A layered adaptive verification platform for simulation, test, and emulation

This adaptive architecture for structuring testbenches accommodates various models of a design, from transaction to silicon. Moreover, the adapter-based architecture supports the execution of design models on different simulators (high level, RTL, gate level, and switch level), hardware emulators (the testbench runs entirely on the emulator), and even testers. Here, we present a modular, layered testbench (MLTB) approach to building a testbench. This approach is similar to platform-based design. It consists of a generic testbench kernel (TBK), connected through a bus to testbench elements. Our verification platform also satisfies another meaning of platform: a set of connected tools or a powerful tool environment, normally with an attached database, that acts as a platform for verification.     

基于ZYNQ7000的伺服控制平台设计

本文设计了基于ZYNQ7000的伺服控制平台,发挥APSoC异构多核架构的优势,将电机控制驱动器常用的控制、采集和算法功能封装成统一的定制化IP核,作为协处理器集成实现并行化硬件加速,详细描述了几种IP核的设计、集成、使用方法和波形测试验证,研制了产品实物,通过了机电伺服系统测试验证。对比目前基于DSP为核心的电机控制方案,本方案具有集成度高、运算速度快、可扩展多电机同步控制等优势。