一种应用于14 bit 200 MS/s电流舵型DAC的数字校准技术北大核心CSCD

电流舵型数模转换器(DAC)广泛应用于通信系统。采用电流分叉结构的电流舵型DAC可以极大地减小电流源阵列的面积。提出一种可以应用于采用电流分叉结构的电流舵型DAC的数字校准技术。提出的后台校准技术可以同时消除高位电流源阵列和低位电流源阵列的失配误差。基于0.18μm CMOS工艺,设计并流片了一款14bit 200MS/s电流舵型DAC,经过数字校准后,无杂散动态范围(SFDR)能够提高至少24dB。在时钟频率为200MS/s,输出信号为2MHz时,SFDR能够达到80dB以上。芯片面积为1.26mm2,功耗为125mW。     

一种13.22 fJ 12位 200 MS/s电流舵DAC

采用55 nm CMOS工艺,设计了一个12位电流舵DAC。根据Matlab建模结果,确定电流舵DAC采用“6+3+3”的分段结构,这种分段结构使得版图面积和微分非线性(DNL)均较小;共源共栅电流源有效提高了电流源的输出阻抗;开关结构中的MOS电容减小了信号馈通效应的影响;与电流源栅端相连的电容稳定了电流源的偏置电压。基于以上特点,在未采用静态和动态校准技术的情况下,电流舵DAC能得到较好的性能指标。后仿真结果表明,采样率为200 MS/s、输入信号频率为1.07 MHz时,在25 ℃、TT工艺角下,该DAC的无杂散动态范围(SFDR)为78.62 dB,DNL为0.5 LSB,积分非线性(INL)为0.8 LSB。该电流舵DAC的电源电压为1.2 V,功耗为18.43 mW,FOM为13.22 fJ。     

一种用于电流舵DAC的SDR校正技术

提出了一种基于电流舵DAC的SDR校正技术。首先采用拆分电流源的方法,增加了待校正电流源的个数。然后采用动态组合的方式,减小了电流源的失配误差,提高了DAC的静态与动态性能。与DMM校正技术相比,该SDR校正技术具有更小的残余误差、更好的静态与动态性能。采用40 nm CMOS工艺实现了一种14位200 MS/s的电流舵DAC,并进行了仿真。结果表明,通过数字校正,该DAC的INL与DNL分别从1.5 LSB和0.5 LSB降低到0.33 LSB和0.25 LSB,SFDR在整个Nyquist带宽内均大于70 dB。     

一种带电流源校准的16bit高性能DAC

设计了一种带电流源校准电路的16 bit高速、高分辨率分段电流舵型数模转换器(DAC)。针对电流舵DAC中传统差分开关的缺点,提出了一种优化的四相开关结构。系统分析了输出电流、积分非线性和无杂散动态范围(SFDR)三个重要性能指标对电流舵DAC的电流源单元设计的影响,完成了电流源单元结构和MOS管尺寸的设计。增加了一种优化设计的电流源校准电路以提高DAC的动态性能。基于0.18μm CMOS工艺完成了该DAC的版图设计和工艺加工,其核心部分芯片面积为2.8 mm^2。测试结果表明,在500 MHz采样速率、100 MHz输入信号频率下,测得该DAC的SFDR和三阶互调失真分别约为76和78 dB,动态性能得到明显提升。     

基于QN旋转布局的10位500 MS/s分段电流舵DAC

针对分段电流舵数/模转换器（Digital-to-Analog Converter，DAC），通过理论分析和推导，研究电流源阵列系统失配误差和寄生效应对非线性的影响，采用电流源阵列Q^N旋转游走版图布局方案，能够减小电流源系统失配的一次误差，而且版图布线简单，由寄生效应引起的电流源失配较小，利于DAC非线性的优化.基于0.18μm CMOS，采用"6+4"的分段结构，设计了一种10位500MS/s分段电流舵DAC，流片测试结果表明，在输入频率为1.465MHz，采样速率为500MS/s的条件下，无杂散动态范围（Spurious Free Dynamic Range，SFDR）为64.9dB，有效位数（Effective Number of Bits，ENOB）为8.8 bit，微分非线性误差（Differential Non-linearity，DNL）和积分非线性误差（Integral Non-linearity，INL）分别为0.77LSB和1.12LSB.     

基于高精度电流源的10 bit电流舵DAC

文中设计了一款10 bit 250 MS/s的电流舵数模转换器(DAC),通过在DAC中引入阻抗增强型共源共栅电流源结构来提升DAC静态性能。整体电路采用了分段式电流舵结构,高6位为温度计码,低4位为二进制码。基于SMIC 28 nm CMOS工艺,对所设计的DAC进行了仿真验证,结果表明,在0.9 V电源电压下,DAC的积分非线性误差和微分非线性误差的最大绝对值分别为0.06 LSB和0.01 LSB;在输入频率为1.087 5 MHz,采样速率38.4 MS/s时,DAC的无杂散动态范围为65.3 dB;与传统相同性能的电流舵DAC相比,电流源单元的面积减少了约75%。     

一种跟踪温度的电流源失配前台校准技术

提出了一种应用于超高速D/A转换器电流源失配的前台校准技术。设计了两个校准子DAC,其分别提供的校准电流用以补偿电流源失配的两大组成部分,每一个校准DAC具有与其对应的失配部分同样的温度特性。因此,总校准电流可以自动跟踪温度的变化。两个校准子DAC采用两个不同的偏置电流替代不同的温度,再经设计的校准算法获得校准数码。该校准方案可有效减少校准时间,提升前台校准的温度稳定性。基于标准65 nm CMOS工艺设计的16位12 GS/s电流舵D/A转换器验证了这项前台校准技术。测试结果表明,模拟输出为1 GHz时,该DAC的SFDR达到65 dBc;通过校准后,在-55℃~125℃范围内,DNL的变化率小于8%,INL的变化率小于5%。相比其他同类校准技术,该校准技术能获得更好的温度稳定性。     

一种用于高精度D/A转换器的数字校准技术

介绍了一种用于400MSPS16位高精度电流舵D/A转换器的数字静态校准技术。该校准技术利用地址产生器、钟控比较器、SAR寄存器和校准DAC,构成逐次逼近式校准环路。利用该校准环路,可以自动完成高7位电流源阵列单元的校准,从而极大地提高电流源的匹配性。采用该校准技术的16位电流舵D/A转换器的DNL大于±0.5LSB,达到了真正的16位精度。     

校准对DAC面积特性改善的研究

以一款16bit 1GS/s电流舵DAC IP为例,针对前台静态校准技术对DAC面积特性的改善进行分析研究,给出了校准技术的实现方式与相关电路。通过仿真对无校准与有校准的DAC电路进行分析比较,分别分析了有无校准的情况下小尺寸电流源管DAC的匹配特性。进一步通过版图面积分析与动态性能仿真来突出校准技术在改善电路性能,尤其是面积特性上的显著效果。     

一种1.8V 10位120MS/s CMOS电流舵D/A转换器IP核

采用低摆幅低交叉点的高速CMOS电流开关驱动器结构和中心对称Q2随机游动对策拓扑方式的pMOS电流源阵列版图布局方式,基于TSMC 0.18靘 CMOS工艺实现了一种1.8V 10位120MS/s分段温度计译码电流舵CMOS电流舵D/A转换器IP核.当电源电压为1.8V时,D/A转换器的微分非线性误差和积分非线性误差分别为0.25LSB和0.45LSB,当采样频率为120MHz,输出频率为24.225MHz时的SFDR为64.9dB.10位D/A转换器的有效版图面积为0.43mm×0.52mm,符合SOC的嵌入式设计要求.