字节型CRC算法分析与实现

循环冗余码校验CRC是计算机网络通信中最常采用的数据校验方法之一,CRC方法能够很好地降低数据传输的误码率。本文分析了CRC算法的原理和CRC算法的校验规则,针对字节型CRC算法,提出一种直观、紧凑、易于理解的表驱动字节型算法描述,给出了严格的数学证明,通过实例详细演绎了算法的实现过程。同时,设计了相关的类汇编语言CRC-ITU算法,简要讨论了使用F(x)/G(x)的直接余式作为监督码的方法。     

CRC算法的研究

CRC是目前网络中普遍采用的一种检测码,介绍了CRC的理论基础、冗余位的产生方法、实现方式。在简要分析的基础上,给出了软件宴现算法的Delphi程序代码。     

CRC编解码器及其FPGA实现

循环冗余校验(CRC)是一种广泛应用的差错控制的方法.本文在简要介绍CRC编码原理及其常用实现方法的基础上,提出了一种基于字节型递推(公式法)法的CRC编解码器算法,并给出了它的FPGA实现方案.目前,该算法已被应用于一种基于串行通信的多机系统中,系统的误码率得到了很好的控制.     

动态可重构总线数据传输管理方法设计与实现

为实现总线多通道数据并发高速传输与容错,解决故障状态下的总线数据动态重构问题,设计一种动态可重构总线数据传输管理方法。采用四体先入先出队列(FIFO)进行数据缓冲存储,利用通道故障状态表,通过4×32矩阵开关数据,传输管理阵列组织与4个FIFO缓冲区及所有有效通道间的数据传输。在8通道系统中的实验结果表明,最高通信速率可达到800 Mb/s,能对7个通道故障进行动态容错。     

PROFIBUS-DP容错分析及其实现

简要介绍了目前PROFIBUS规范的发展现状,给出了PROFIBUS-DP现场应用存在中的问题,分析了产生该问题的原因,并向读者提供了解决该问题的方法,其对PROFIBUS-DP研发具有极强的参考价值和指导意义。     

CRC算法的应用理论研究

本文从理论上系统的研究了循环冗余校验(CRC)码的原理和性质,解决了在实际应用中经常碰到的如何设置寄存器的初始值及如何选取生成多项式的问题;同时,通过分析不同长度下算法的性能差异提出了CRC算法对校验数据的长度没有限制的观点。最后,提出了CRC逆运算的概念。     

任意长度信息序列的CRC快速算法

CRC(循环冗余校验码)编码是数字信号传输中用得较普遍的一种差错控制编码。它不但可以用于纠正独立的随机错误,也可以用于纠正突发错误。CRC校验通常是靠专用硬件电路来实现的,但很多系统为了降低成本,常常利用单片机或微处理器编程来完成这一功能。因此,在器件处理能力有限的情况下,如何提高CRC校验软件计算的速度,是开发者最为关心的问题。     

RapidIO控制器的CRC模块设计

Rapid10控制器在添加循环冗余码(CRC)时存在电路面积大、功耗高的问题.为此,设计一种4个CRC16生成器并行执行的CRC模块.对该模块进行功耗评估,结果表明,与原结构相比,该模块能提前1个时钟周期输出校验值,逻辑门数减少10.8%,面积减少18.9%,功耗降低25.3%.     

EPCglobal C1 Gen2标准中CRC算法的实现

介绍CRC的基本原理和EPCglobal C1 Gen2标准使用的CRC-5算法和CRC-16算法。推导8 bit字节型查找表算法和查找表的产生方法,给出CRC-5和CRC-16的硬件实现原理图和软件实现伪代码。用Gen2标准的Query命令和Select命令测试CRC-5和CRC-16的软件实现方法,结果验证了2种算法的正确性。     

电话网远程通信中CRC校验码的设计及实现

本文介绍了基于电话网远距离分布式测控系统的通信方法，重点介绍了传输协议中CRC循环校验码校验原理，CRC码的生成，检测方法及其在Dephi环境中的实现，并给出了实例。     

Ultra DMA 33中CRC校验并行算法推导及其实现

介绍高速数据采集记录系统中使用的UltraDMA硬盘存取方式,通过对CRC校验原理的分析,与常用串行校验电路中各移位寄存器状态值变化的观察,推导出CRC校验并行运算,并给出其逻辑电路实现。     

基于OpenCL的JPEG压缩算法并行化设计与实现

随着图像数据的大量增加,传统单处理器或多处理器结构的计算设备已无法满足实时性数据处理要求。异构并行计算技术因其高效的计算效率和并行的实时性数据处理能力,正得到广泛关注和应用。利用GPU在图形图像处理方面并行性的优势,提出了基于OpenCL的JPEG压缩算法并行化设计方法。将JPEG算法功能分解为多个内核程序,内核之间通过事件信息传递进行顺序控制,并在GPU+CPU的异构平台上完成了并行算法的仿真验证。实验结果表明,与CPU串行处理方式相比,本文提出的并行化算法在保持相同图像质量情况下有效提高了算法的执行效率,大幅降低了算法的执行时间,并且随着图形尺寸的增加,算法效率获得明显的提升。     

基于OpenCL的尺度不变特征变换算法的并行设计与实现

针对尺度不变特征变换（SIFT）算法实时性差的问题,提出了利用开放式计算语言（OpenCL）并行优化的SIFT算法。首先,通过对原算法各步骤进行组合拆分、重构特征点在内存中的数据索引等方式对原算法进行并行化重构,使得算法的中间计算结果能够完全在显存中完成交互;然后,采用复用全局内存对象、共享局部内存、优化内存读取等策略对原算法各步骤进行并行设计,提高数据读取效率,降低传输延时;最后,利用OpenCL语言在图形处理单元（GPU）上实现了SIFT算法的细粒度并行加速,并在中央处理器（CPU）上完成了移植。与原SIFT算法配准效果相近时,并行化的算法在GPU和CPU平台上特征提取速度分别提升了10.51～19.33和2.34～4.74倍。实验结果表明,利用OpenCL并行加速的SIFT算法能够有效提高图像配准的实时性,并能克服统一计算设备架构（CUDA）因移植困难而不能充分利用异构系统中多种计算核心的缺点。     

可重构结构下合成视点失真变化算法并行设计与实现

针对三维高效视频编码(3D-HEVC)中,基于深度图的合成视点失真变化(SVDC)算法存在计算时间复杂度较高的问题,提出了一种在可重构阵列结构下基于混合粒度的SVDC算法并行化方法.首先,将SVDC算法分为虚拟视点合成(VVS)和失真值计算两个部分.其次,VVS部分采用流水线作业方式加速,而失真值计算部分采用两级划分加...     

Parallel design and implementation of Jacobi iterative algorithm based on ternary optical computer

The Journal of Supercomputing - The Jacobi iterative algorithm has the characteristic of low computational load, and multiple components of the solution can be solved independently. This paper...     

Parallel CRC generation

Theoretical aspects of encoding cyclic redundant codes (CRCs) are reviewed. A method of designing hardware parallel encoders for CRCs that is based on digital system theory and z-transforms is presented. It allows designers to derive the logic equations of the parallel encoder circuit for any generator polynomial. A few interesting application areas for hardware parallel encoders are pointed out     

Parallel merging: algorithm and implementation results

An efficient parallel algorithm for merging two sorted lists is presented. The algorithm is based on a novel partitioning algorithm that splits the two lists among the processors, in a way that ensures load balance during the merge. The partitioning algorithm can itself be efficiently parallelized, allowing the solution to scale with increased numbers of processors. A shared memory multiprocessor is assumed. The time complexity for partitioning and merging is O(N/p + log N), where p is the number of processors and N is the total number of elements in the two lists. Implementation results on a twenty node Sequent Symmetry multiprocessor are also presented.     

AHB总线接口的一种新实现方案

针对标准AHB总线对具有特定访问时序的设备数据传输效率较低的情况,提出一种新的实现方案。利用AHB总线突发传输时的组合信息,根据某种算法生成地址和控制信号,以提高慢速设备的总线访问效率。     

Genetic Parallel Programming: design and implementation

This paper presents a novel Genetic Parallel Programming (GPP) paradigm for evolving parallel programs running on a Multi-Arithmetic-Logic-Unit (Multi-ALU) Processor (MAP). The MAP is a Multiple Instruction-streams, Multiple Data-streams (MIMD), general-purpose register machine that can be implemented on modern Very Large-Scale Integrated Circuits (VLSIs) in order to evaluate genetic programs at high speed. For human programmers, writing parallel programs is more difficult than writing sequential programs. However, experimental results show that GPP evolves parallel programs with less computational effort than that of their sequential counterparts. It creates a new approach to evolving a feasible problem solution in parallel program form and then serializes it into a sequential program if required. The effectiveness and efficiency of GPP are investigated using a suite of 14 well-studied benchmark problems. Experimental results show that GPP speeds up evolution substantially.     

AprioriTid算法的MapReduce并行化实现

为解决AprioriTid算法对大数据执行效率不高的问题,根据Hadoop平台的MapReduce模型,分析了AprioriTid算法的并行化方法,给出了并行化的主要步骤和Map、Reduce函数的描述。与串行的AprioriTid算法相比,并行算法利用了多个节点的计算能力,缩短了从大数据集中挖掘关联规则的时间。对并行算法的性能进行了测试,实验结果表明,并行AprioriTid算法具有较高的执行效率和较好的可扩展性。