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逐次逼近A/D转换器综述 总被引:5,自引:0,他引:5
从逐次逼近A/D转换器(SA-A/D)的工作原理出发,分别对其核心模块D/A转换器和比较器进行了讨论。SA-A/D转换器中的D/A转换器可分为电压定标、电流定标和电荷定标三种,重点分析了三种目前应用较多的并行电容、分段电容和RC混合结构。SA-A/D转换器中的比较器可分为运放结构比较器和锁存(latch)比较器,实际常常使用这两种结构级联的高速高精度比较器,并配合失调校准技术,达到较高精度。最后,简要总结了SA-A/D转换器的研究现状,阐述了其在精度、速度和功耗三个方面的发展状况。 相似文献
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本文介绍了一种单片12位逐次逼近型A/D转换器。它能在小于6μs的转换时间内净0-10V或-5-5V输入的范围的模拟电压转换成相对应的12位数字输出在码。电路采用p-n结隔离标准3μm双极工艺制作,在-45-+85℃温度范围,电路的线性误差和微分线性误差皆小于0.012%FSR。 相似文献
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一个8位110kSPS逐次逼近型A/D转换器 总被引:1,自引:1,他引:0
探讨和研究逐次逼近型A/D转换器(ADC).理论分析了它的原理和一般结构,给出了一个具体结构的ADC框图和多个具体的子模块电路图;并通过实验仿真,构造了一个分辨率为8位、采样速率达110 kSPS的逐次逼近型ADC,给出了具体的实验仿真结果,以此验证该电路结构的可行性. 相似文献
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基于SMIC 65 nm CMOS工艺,设计了一种10位120 MS/s逐次逼近A/D转换器。电路为1.2 V电源供电,采用基于单调转换方式的改进型低功耗D/A电容阵列,相比于传统电容阵列,功耗降低了91%。采用一级动态预放大加一级动态锁存器的动态比较器,以降低功耗和提高速度。设计了与电容阵列工作方式相结合的异步逻辑控制电路,以降低外部时钟设计难度,并在控制功耗的前提下提高速度。Spectre仿真验证结果表明,在采样频率为120 MHz,输入信号频率为60 MHz时,SFDR达到81.07 dB,有效位数大于9位,具有良好的动态性能。电路整体功耗约为600 μW。 相似文献
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本文设计了用于14bit逐次逼近型模数转换器(SAR ADC)的DAC电路。针对该DAC,介绍一种全差分分段电容阵列结构以缩小DAC的版图面积;高二位权电容采用热码控制,用以改善高位电容在转换时跳变的尖峰以及DAC的单调性;对电容阵列采用数字校准技术,减小电容阵列存在的失配,以提高SAR ADC精度。校准前,SAR ADC的INL达到10LSB,DNL达到4LSB;与校准前相比,校准后,INL〈0.5LSB,DNL〈0.6LSB。仿真结果表明,本DAC设计极大改善SAR ADC的性能,已达到设计要求。 相似文献