改进型CORDIC算法及FPGA的实现

传统CORDIC算法需要通过乘法器和查找表才能实现多种超越函数的计算,这会导致硬件电路实现复杂、运算速度降低。针对传统CORDIC算法的缺陷,提出了一种改进型CORDIC算法,并给出了FPGA实现方案。它不需要模校正因子和查找表,只需通过简单的加减和移位运算就能实现多种超越函数的计算,从而能够减少硬件的开销,提高运算的性能.     

基于CORDIC算法的正余弦函数FPGA实现

在传统CORDIC算法的基础上提出一种改进算法.通过在Matlab中搭建模型验证改进算法的正确性,该算法在不影响数据要求精度的条件下扩大了旋转角度范围,减小了所需的ROM存储空间,提高了运算速度,并在Altera公司的Cyclone系列芯片EP1C3T100C8上予以实现,仿真结果表明,该算法比传统算法具有计算角度范围大、运算速度高和低资源的优势.     

基于CORDIC算法快速计算DFT的FPGA实现方法

DFT计算常用于信号处理中求频谱值,针对利用FPGA中的NIOS Ⅱ直接进行DFT计算完成速度慢和查表法占用存储资源大的问题,采用CORDIC算法提高正余弦函数及平方根运算的计算效率,进而实现DFT的快速计算。在分析DFT和CORDIC算法的基础上,重点分析CORDIC算法在正余弦函数及平方根运算中的应用方法,给出DFT计算的实现流程,并利用FPGA EP3C55F484C8N芯片予以实现。通过Quartus Ⅱ进行时序仿真,结果表明给出的设计方法在不占用存储资源的情况下计算精度较高,运算速度快。     

CORDIC算法的改进

目的讨论CORDIC算法在数字信号处理中的应用及其应用条件─—收敛范围,方法运用基本方程及另一组迭代方程对非收敛范围内的输入数值进行求解,结果与结论完全消除了基本CORDIC算法的收敛范围限制,极大地拓宽了CORDIC算法的应用,给出了一些基于改进CORDIC算法的计算实例,证实了理论分析的正确性。     

基于CORDIC算法的通用调制器的FPGA设计与实现

介绍了CORDIC算法的基本原理,利用计算正弦值的CORDIC算法设计了通用调制器。使用MATLAB/Simulink、DSPBuilder和Quartus II进行系统模型的搭建和波形仿真实现,结果表明CORDIC算法可以减少硬件复杂度和芯片面积,并验证了本文提出的通用调制器方案是可行的。     

利用DSPBuilder搭建基于CORDIC算法的QDDS系统

基于直接数字频率合成器（Direct Digital Synthesizer）原理,采用Ahera公司的DSPBuilder软件,搭建了基于CORDIC算法的QDDS系统,不仅比传统查找表式的DDS系统节省了大量ROM资源,达到较高的运算速度,而且利用较新的DSP工具实现了快速的设计。     

低复杂度的改进型CORDIC算法研究

传统CORDIC算法需要通过乘法器和查找表才能实现多种超越函数的计算,这会导致硬件电路实现复杂、运算速度降低,此外它能够计算的角度范围也有限.针对传统CORDIC算法的缺陷,在旋转模式下提出一种改进型CORDIC算法,它不需要模校正因子和查找表,只需通过简单的移位和加减运算就能实现多种超越函数的计算,从而能够减少硬件的开销,提高运算的性能,并通过区域变换使得该算法能够适用于所有的旋转角度.误差分析表明该算法具有很小的误差.     

基于FPGA的全数字轴角变换算法

为实现低成本、高集成度的全数字轴角变换系统,使用ΔΣ调制技术构建频率、幅值连续可调的激磁信号发生器,对采样点进行优化控制及滤波处理.使用CORDIC算法进行鉴相,通过PI调节器实现快速闭环跟踪,实现一种基于FPGA的全数字闭环角度解算算法.使用Verilog HDL语言编写了ΔΣ调制器、采样时序控制器、CORDIC鉴相器及PI调节器等IP核,搭建了基于Xilinx公司XC3S400型号FPGA的实验平台.实验结果表明:所提出的全数字轴角变换系统,在不增加伺服系统成本的条件下,依靠FPGA的快速并行运算能力,通过分时复用的方法,可实现具有高精度和高动静态特性的全数字轴角变换.     

基于CORDIC改进算法的DDS实现方法

为克服传统CORDIC算法象限判断占用有效位数的缺点和只能在0,2内旋转的问题,提出了一种基于CORDIC改进算法的直接数字频率合成实现方法,可直接通过旋转实现0,2内的函数值.仿真结果表明：在相同的相位寄存器条件下,CORDIC改进算法输出信号频率分辨率是CORDIC算法的4倍,旁瓣抑制提高4.905dB.该算法可应用于高精度、高分辨率的设备.     

基于CORDIC算法的微小卫星接收机设计及实现

针对微小卫星测控应答机的体积、重量及其功能灵活性,研究了接收机载波恢复环的实现方法.在分析已有载波恢复方法的基础上,采用正交欠采样技术,提出了一种基于CORDIC算法的全数字载波恢复环接收机结构.该结构省略了复数混频器中4个计算量非常大的乘法器和直接数字频率合成中的大查找表,大大节省了计算复杂度和硬件资源.利用Matlab系统仿真和ModelSim硬件描述语言仿真验证了方案的可行性.并在一块FPGA上综合了载波恢复环的VHDL设计代码,需要的逻辑资源仅为3.6%,最大工作频率可达226 MHz.整个设计方法可应用到其他可重构的接收机设计中.     

基于DBF的空中多目标跟踪算法的FPGA实现

数字波束形成技术在多飞行器测控及卫星移动通信中有广泛的应用,但现有的实现方案还存在很多缺点。以均匀圆阵为接收天线阵,在分析单脉冲跟踪算法原理及CORDIC算法原理的基础上,提出了一种基于CORDIC算法与数字波束形成技术相结合的FPGA实现方案,并使用QuartusII软件进行了仿真分析,结果表明该方案可行、有效。     

基于DBF的空中多目标跟踪算法的FPGA实现

以均匀圆阵为接收天线阵,在分析单脉冲跟踪算法原理及CORDIC算法原理的基础上,提出了一种基于CORDIC算法与数字波束形成技术相结合的FPGA实现方案.使用QuartusII软件进行了仿真分析.仿真结果表明,所提方案是正确、可行和有效的.     

FPGA Implementation of Wave Pipelining CORDIC Algorithms

The implementation of the coordinate rotational digital computer(CORDIC) algorithm with wave pipelining technique on field programmable gate array(FPGA) is described.All data in FPGA-based wave pipelining pass through a number of logic gates,in the same way that all data pass through the same number of registers in a conventional pipeline.Moreover,all paths are routed using identical routing resources.The manual placement,timing driven routing and timing analyzing techniques are applied to optimize the layout for achieving good path balance.Experimental results show that a 256-LUT logic depth circuit mapped on XC4VLX15-12 runs as high as 330 MHz,which is a little lower than the speed of 336 MHz based on the conventional 16-stage pipelining in the same chip.The latency of the wave pipelining circuit is 30.3 ns,which is 36.4% shorter than the latency of 16-stage conventional pipelining circuit.     

FPGA Implementation of Wave Pipelining CORDIC Algorithms

The implementation of the coordinate rotational digital computer (CORDIC) algorithm with wave pipelining technique on field programmable gate array (FPGA) is described. All data in FPGA-based wave pipelining pass through a number of logic gates, in the same way that all data pass through the same number of registers in a conventional pipeline. Moreover, all paths are routed using identical routing resources. The manual placement, timing driven routing and timing analyzing techniques are applied to optimize the layout for achieving good path balance. Experimental results show that a 256-LUT logic depth circuit mapped on XC4VLX15-12 runs as high as 330MHz, which is a little lower than the speed of 336MHz based on the conventional 16-stage pipelining in the same chip. The latency of the wave pipelining circuit is 30.3ns, which is 36.4% shorter than the latency of 16-stage conventional pipelining circuit.     

CORDIC流水线结构在FFT设计中的改进

针对利用CORDIC流水线实现FFT蝶形运算耗费资源多的问题,依据CORDIC计算迭代系数的方法以及FFT算法中旋转因子W^p固定不任意的特点,改进了CORDIC流水线的结构形式,使其适应FFT算法．实验证明,这种改进结构既保证了蝶形运算的速度,又节约了芯片资源,适合在FFT芯片设计中使用．