小容量高性能SRAM的设计与实现

微处理器的第一级高速缓存需要速度快的小容量SRAM存储器,以8管SRAM单元组成存储阵列,然后构建外围电路,设计一个容量为32×32的SRAM存储器.将定制设计的存储器与Memory Compiler生成的存储器和RTL级代码进行半定制设计的存储器进行对比.通过对比发现,定制设计存储器的性能比其他二者在速度、功耗和面积上都要好.     

一种32位全定制高速乘法器设计

对乘法器的多种实现方式作了综合比较，分析并实现了一种32位全定制高速乘法器，该乘法器与Synopsys Design Ware相应的乘法器相比速度快14％左右．最后对ASIC设计者选择不同用途的乘法器提供了相应的准则．     

全定制CORDIC运算器设计

浮点三角函数计算是导航系统、三维图像处理、雷达信号预处理等领域的基本运算.本文采用CORDIC算法及全定制集成电路设计方法实现了一种浮点三角函数计算电路,其输出数据兼容IEEE-754单精度浮点数标准.本文首先介绍了CORDIC算法的原理,并根据性能优先的原则采用了流水线结构;然后给出了基于SMIC O.13μm 1P...     

NanoTime在65nm 高速SRAM IP 设计中的应用

随着集成电路制造工艺发展到90nm以下,纳米级效应对时序的影响越来越显著。对于全定制数字电路,精确 评估内部信号完整性（SI）尤为重要。高速SRAM IP 采用65nm工艺全定制设计,我们选择Synopsys 公司的NanoTime 来分析 信号完整性。本文详细介绍了NanoTime静态时序分析、SI 分析、时序模型提取在SRAM IP设计中的应用。     

全定制集成电路设计教学改革探讨

《全定制集成电路设计》是本科集成电路相关专业对理论和实践都要求较高的专业基础课程。该文以设计一个满足延时参数的反相器为例,介绍一种实验教学方法,帮助学生理解课堂上介绍的两种延时计算模型,并掌握全定制集成电路基本单元库的设计方法及其相关EDA工具。学生通过两种延时模型的计算结果与仿真结果的比较,既能深刻理解书本上的理论知识,又能实际掌握全定制集成电路的设计能力,极大地激发了学生的学习积极性和创造性,并取得了良好的教学效果。     

一种高速ZBT SRAM控制器设计

FPGA已经在雷达领域得到了广泛应用,然而其内部存储容量通常无法达到系统需求,因此必须为FPGA配置外部高速存储器.本设计采用两片高性能ZBT SRAM作为乒乓缓冲区交替工作,最高访问速率可达133MHz,使FPGA片外总存储容量达到32Mbit,满足设计要求.由于ZBT SRAM具有特殊的访问时序,必须使用FPGA的内部数字时钟管理模块DCM对时钟的相位进行精确控制,同时还要使用时序约束高级设计技术调整控制器的输入输出延时特性,使该控制器能够顺利地在FPGA内部信号处理系统和ZBT芯片之间完成高速数据交换.经过上述优化设计,采用VHDL代码编写可综合代码完成布线,目前该控制器已经成功地在某雷达导引头信号处理机中获得应用,验证了其有效性.     

快速浮点加法器的全定制设计

描述了一个流水线运行的、符合IEEE 75 4单精度浮点标准的加法器的全定制设计。该浮点加法器的设计基于SMIC 1 .8V 0 .1 8μm 1p6mCMOS工艺 ,将应用于高性能 32位CPU的浮点运算单元中。该设计在研究快速实现算法结构的基础上 ,采用全定制的电路及版图设计方法 ,提高了浮点加法器的工作速度 ,降低了芯片功耗 ,并通过减少芯片面积 ,有效降低芯片量产时的成本     

QDR—Ⅱ SRAM在高速数据采集系统中的应用

随着数字通信技术的发展,对高速大容量数据存储的要求越来越高。本文在分析QDR-Ⅱ SRAM的存储器结构和主要操作时序的基础上,详细介绍了QDR—Ⅱ SRAM控制器的设计以及在高速数据采集系统中的应用。     

一种基于40nm高速SRAM的自定时电路设计

分析了SRAM自定时技术的原理,对40nm工艺条件下的自定时电路进行优化,大幅降低了位线电位差的波动幅度.分析对比了本设计与传统设计在0.7V ～1.1V工作电压下的性能,使SRAM的读取速度提高了,功耗降低了,位线电位差增大了.文中SRAM采用SMIC40nm工艺,大小为36KB(X256Y4 D36).     

一种基于基准电压的高速IO

本论文提出一种通过基准电压来减小延时的IO 设计方法,设计出具高速特性的IO 模块,从而满足高速 SRAM产品的使用需求。该模块主要的设计思路为：通过基准电压提供一个中间态电压,通过中间态电压快速响应,减小IO 的延时。通过HSPICE仿真表明,这款电路能满足200Mhz SRAM 需求,并通过流片,验证此结构是可行的。     

基于双处理器和双口SRAM的高速图形LED屏

介绍了一种基于双处理器和双口SRAM的高速图形LED屏的硬件和软件。该系统采用两片单片机分别负责显示扫描和图形变换 ,两者通过双口SRAM连接 ,实现高速图形显示     

基于信号完整性的高速数据采集传输系统设计

高速PCB设计中必须面对信号完整性问题,并采取有效措施;基于信号完整性分析的高速PCB设计流程能够缩短产品开发周期,降低开发成本;根据这个流程设计了一个高速数据采集传输系统,仿真结果表明电路的信号完整性问题得到了改善,对数据采集系统的性能进行测试后表明AD的动态有效位数达到了10位;说明了在高速电路设计中采用基于信号完整性仿真设计是必要的,也是可行的。     

分段存储的CAM+SRAM高速IPv6路由查找方案

为了提高路由查找的速度,路由器的转发单元目前大多采用基于CAM的硬件解决方案。论文针对IPv6路由器的特性,设计并实现了一种分段存储的“CAM+SRAM”高速路由查找机制,有效地解决了单块CAM容量不足、无法满足地址位较宽的IPv6分组路由查找的缺点。该方案已经用于国家“863”重点项目“IPv6路由器”中,取得了良好的效果。     

高速PCB设计技术

高速ＰＣＢ已成为数字系统设计中的主流设计。本文概述了ＰＣＢ设计的发展趋势及设计流程，详细分析了影响高速信号传输的关键因素，具体介绍了规则驱动的ＰＣＢ设计方法和高速ＰＣＢ设计分析技术，介绍了现代ＥＤＡ技术的概况。     

全定制心电采集的模拟集成电路设计

设计和实现了一种应用于健康监测设备的采集心电信号的模拟集成电路(IC)。该电路系统包括集成了右腿驱动电路的仪表放大器,二阶有源低通滤波器,第二级放大电路,高电源抑制比(PSRR)的低压差线性稳压电源(LDO)以及导联脱落检测电路。与其他已有的方案相比,该全定制模拟集成电路系统集成了工业级应用所需要的全部功能,并且表现出更好的共模抑制和电源抑制性能。芯片采用SMIC0.18μmCMOS工艺流片,且已完成测试,通过电极成功采集到人体心电信号。测试结果表明,该模拟IC实现了在0.5~100Hz带宽内51dB的增益,系统的共模抑制比和电源抑制比为75dB和90dB。在2.9V~5.5V电源电压下正常工作时,芯片消耗190μA的电流。     

一种高速ZBTSRAM控制器设计

FPGA已经在雷达领域得到了广泛应用,然而其内部存储容量通常无法达到系统需求,因此必须为FPGA配置外部高速存储器。本设计采用两片高性能ZBTSRAM作为乒乓缓冲区交替工作,最高访问速率可达133MHz,使FPGA片外总存储容量达到32Mbit,满足设计要求。由于ZBTSRAM具有特殊的访问时序,必须使用FPGA的内部数字时钟管理模块DCM对时钟的相位进行精确控制,同时还要使用时序约束高级设计技术调整控制器的输入输出延时特性,使该控制器能够顺利地在FPGA内部信号处理系统和ZBT芯片之间完成高速数据交换。经过上述优化设计,采用VHDL代码编写可综合代码完成布线,目前该控制器已经成功地在某雷达导引头信号处理机中获得应用,验证了其有效性。