全数字锁相环

本文介绍了作为调频解调用的全数字锁相环。该系统同步工作且所要求的数字计算全在一个抽样周期内完成,可做为一个实时专用计算机来使用。对具有正弦调制和频偏的信噪比作了计算,实验结果证明了理论计算。     

宽带频率捷变锁相环设计

分析设计了快速跳频锁相环,采用VCO精确电压预置的辅助捕获方法可使PLL跳频时间大大缩短。详细介绍了VCO电压预置方式在电路设计各部分需要考虑的问题,给出了设计的原理样机和测试的结果。设计的锁相环频率切换速度快,在1~1.35 GHz范围内,5 MHz鉴相频率,任意两频点切换时间小于10μs;而且还具有杂散小(低于-70 dBc),相噪低(-95 dBc/Hz/10 kHz),体积小(80 mm×75 mm×22 mm),易于实现等优点。     

全数字三阶锁相环

直接由模拟三阶环各部件数字化引出了数字三阶环。用模拟环的分析和设计方法,对一数字三阶环进行了近似地分析和设计。实验和测试结果表明,此数字三阶环稳定可靠,性能良好。     

全数字二阶锁相环

直接由模拟锁相环数字化和在简化情况下由卡尔曼滤波方法导出的数字相环具有相同的结构。对得出的数字环各部件作了说明,对环路作了简单分析。例举了一个二阶数字环的具体电路。     

全数字锁相环的设计

文章提出了一种运用Verilog硬件描述语言实现全数字锁相环的方法。首先详细论述了全数字锁相环的构成,分析了各个模块的工作原理,在理论分析的基础上建立了一阶全数字锁相环的数学模型,并给出了部分Verilog设计程序代码和电路系统的仿真结果,通过仿真结果对锁相环系统进行了简要的性能分析。     

全数字锁相环的设计

本文在说明全数字锁相环的基础上，提出了一种利用FPGA设计一阶全数字锁相环的方法，并给出了关键部件的RTL可综合代码，并结合本设计的一些仿真波形详细描述了数字锁相环的工作过程，最后对一些有关的问题进行了讨论。     

宽带锁相环中的快速频带切换电路

首先讨论了普通频带切换电路及使用它的锁相环的电路结构,指出了其存在切换频带时间较长的问题,进而提出并分析了一种改进的频带切换电路。该电路在锁相环切换频带时,产生与输入参考时钟同步的复位信号用于复位鉴频鉴相器(PFD)和环路分频器,从而加快了锁相环频带的切换。该电路基于smicRF 0.18μm 1.8V CMOS工艺设计和流片验证,测试结果显示与普通频带切换电路相比,改进的频带切换电路明显的减少了频带切换时间。     

高速宽带锁相环的相位噪声影响研究

介绍了一种高速宽带锁相环的架构设计和基本原理。设计了双压控振荡器结构,使得锁相环输出时钟信号的频率范围达到6.0~12.5 GHz。基于锁相环的线性模型,从理论上分析了各单元电路的相位噪声对总体输出相位噪声的影响。基于65 nm CMOS工艺,根据各单元电路相位噪声的典型数据,对锁相环的输出相位噪声和等效时钟抖动等参数进行了仿真。结果表明,电荷泵、输入参考时钟、分频器、压控振荡器对整体输出噪声的贡献分别为35.8%、30.3%、18.3%、14.6%,环路滤波器对相位噪声贡献很小。锁相环的整体仿真结果显示,在各种工艺角下,锁相环的输出时钟信号频率均可达到12.5 GHz,高频输出相位噪声带来的时钟抖动均小于1 ps。     

基于数字锁相环的宽带频率源设计

介绍了数字锁相环路的基本原理,分析了集成锁相环芯片ADF4107的性能,采用其设计出一种具有多个频道的宽带频率合成器,它具有结构简单、稳定性好、精度高、易实现等特点。     

高速CMOS全数字锁相环

高速ＣＭＯＳ全数字锁相环曾庆贵本文介绍高速ＣＭＯＳ全数字锁相环７４Ｉ４Ｃ２９７它是从ＴＴＬ全数字锁相环ＳＮ７４ＬＳ２９７移植过来的，具有相同的功能和管脚排列。７４ＨＣ２９７不但有高速ＣＭＯＳ数字电路的一切优点，还有下列特点：数字设计避免模拟补偿误差；...     

全数字时钟锁相环的设计

提出了一种全数字时钟锁相环的设计方法,采用一种基于FPGA+DDS的设计,采用数字鉴相,用数字环路输出来控制DDS的输出频率,算法灵活,可移植性强,可广泛应用于调制解调器或其它电子设备的设计。     

全数字锁相环电路的研制

介绍了一种全数字锁相环电路工作原理,并讨论了在同步数据通信中,利用Intel8253可编程计数/定时器设计全数字锁相环电路,实现位同步的方法。     

低功耗低噪声宽带锁相环频率综合器设计

随着科学技术的快速发展以及社会经济的进步,我国的电子设备也迎来了新的发展机遇。而频率综合器作为现代电子系统的基础组成部分,在保证电子设备功能、无线射频信号收发等领域发挥着极为重要的作用。而如何缩小频率综合器的规模,降低其使用功耗和噪音,是现阶段锁相环频率综合器的主要研究方向。本文基于频率综合器的基础上,对如何降低其功耗和噪声做了深入的分析探讨,以期为相关工作人员提供指导和帮助。     

一种用于时钟数据恢复的宽带锁相环设计

锁相环广泛应用于电信、光收发器、数据存储局域网以及无线产品中,本文提出了一种新颖的应用于时钟数据恢复的锁相环设计,包括鉴频鉴相器、电荷泵、环路滤波器、换挡电路、压控振荡器以及环路状态检测电路的设计,该结构能够很好的应用于输入数据流变化范围极宽（20Mbps-2.5Gbps）的时钟数据恢复系统。设计采用了一种单供电电压的0.18um CMOS工艺,并给出Cadence环境下仿真结果。     

基于环路动态控制的宽带锁相环相噪优化设计

针对工程上宽带锁相环因频率高、低端环路带宽变化剧烈而导致输出相位噪声产生恶化的问题,该文通过锁相环的基本理论分析了导致该问题的影响因素,且根据锁相环环路带宽变化影响因子,提出了一种通过动态控制环路带宽实现优化相位噪声的方法,并进行了验证。实验结果表明,高低端环路带宽的波动现象得到了收敛,避免了相位噪声的恶化,9~15 GHz全频段的相位噪声优于-93 dBc/Hz@(1 kHz~1 MHz),取得了良好的效果     

用于Ka波段锁相环的宽带注入锁定分频器

基于0.13 μm CMOS工艺,提出了一种用于Ka波段锁相环频率综合器的宽带注入锁定分频器。分析了传统注入锁定分频器的结构、自谐振频率和锁定范围。采用2位可变电容阵列和差分信号互补谐振腔直接注入方法,实现了宽带的注入锁定分频。仿真结果表明,当注入信号幅度V_p为0.6 V时,该注入锁定分频器在24.1~35.6 GHz频率范围内的锁定范围为38.5%。与VCO联合仿真,结果表明,该分频器能准确实现二分频,适用于Ka波段锁相环。     

一种快速全数字锁相环

本文根据突发式数字通信快速锁相要求,提出一种位同步信号提取的新的快速全数字锁相环方案.它比一般数字锁相环捕捉速度最大可以提高N/2倍,且环路的同步时间与量化相位误差的矛盾也得到了解决,因而环路精度也大有改善.本文主要以一阶环为例讨论位同步信号提取.     

快速高精度全数字锁相环研究

为解决全数字锁相环快速捕获和过滤噪声之间的矛盾,本文提出了一种应用于位同步的具有自动变阶特性的快速高精度超前/滞后全数字销相环(从-DPLL),文中介绍了新的设计思想,重点进行了理论分析,最后给出了有关实验结果。     

基于FPGA的全数字锁相环设计

介绍了全数字锁相环的基本构成,分析了各个模块的工作原理,采用Verilog硬件描述语言进行建模,并运用Xilinx公司的ISE Design Suite 14.3软件进行设计仿真及FPGA的硬件验证。