一种基于稀疏矩阵的多核并行扰码方法

针对多核环境中高速无线信号的加扰、解扰,提出了一种基于稀疏矩阵的多核并行扰码方法。首先对输入信号进行串/并转换,并将各路信号分别送入对应的处理器核;考虑基于稀疏矩阵的并行扰码生成器,在单个处理器核内,将其生成的伪随机码与输入信号进行模二加运算,得到单路信号的扰码输出;最后将多路并行的扰码输出变换为串行输出。运算量分析结果表明,采用IEEE 802.11n中的扰码生成多项式,与普通矩阵乘法实现的多核并行扰码方法相比,基于稀疏矩阵的多核并行扰码方法,其运算量降低了一个数量级。     

基于JESD204B协议的并行加解扰电路

针对串行加解扰电路存在功耗大、数据处理速度慢、串行扰码需要较高时钟频率等问题,提出了一种基于JESD204B协议的新型并行加解扰电路,通过由矩阵推导出的算法实现32位数据并行加扰/解扰。使用Verilog HDL对电路进行RTL级设计,并通过Cadence公司的NCVerilog软件进行验证。结果表明,该电路能够正确实现加解扰功能,并且可以使用312.5 MHz的时钟处理10 Gb/s的数据。采用65 nm CMOS工艺制作样片,测试结果表明,该电路符合设计要求。该加解扰电路对于高速数据通信芯片的自主可控设计与实现具有重要的参考价值。     

基于JESD204B协议支持大/小端模式的加扰器

设计了一种基于JESD204B协议、支持大/小端模式且具有旁路能力的四字节并行加扰器。在并行加扰/解扰原理的基础上,采用四字节并行处理技术,加快了扰码的产生效率。该加扰器支持大/小端模式,根据不同需求可自行选择不同模式。采用Verilog HDL语言对电路进行设计,利用Modelsim进行功能仿真,在Quartus II软件上进行实现。该加扰器可直接移植到基于JESD204B协议的收发器。     

STM-1解扰系统的并行化技术研究与ASIC设计

依据ITU-TG.707/Y.1322建议中给出的串行扰码算法推导出并行扰码算法,并由此算法设计出SDH8路并行扰码/解扰器。采用FPGA对该设计加以验证,证明设计方案是可行的。在此基础上,采用ASIC设计方法设计实现了STM-1解扰系统。     

电视信号加解扰系统的技术方案

对电视信号进行加扰是通过改变电视信号的特性 ,防止非授权用户接收到清晰的电视图像和伴音。电视信号加解扰系统的技术方案有多种 ,如模拟方式与数字方式、扰频方式与非扰频方式、视频方式 (即基带方式 )与射频方式、时基处理方式与频域处理方式等。在实际使用中 ,某一加解扰技术方案往往具有多种特征 ,或是几种加解扰方式同时使用 ,目前电视信号加解扰的技术方案以模拟信号加扰和模拟信号的数字加扰为主 ,同时正向着数字加扰方向发展。1　对加解扰系统的性能要求(1)安全保密性安全保密性是指被加扰的电视信号要有足够的加扰深度 ,非授权用…     

浅谈电视信号加解扰系统的技术方案

对电视信号进行加扰是通过改变电视信号的特性,防止非授权用户接收到清晰的电视图像和伴音.电视信号加解扰系统的技术方案比较多,其分类方法也有多种,如模拟方式与数字方式、扰频方式与非扰频方式、视频方式(即基带方式)与射频方式、时基处理方式与频域处理方式等等.在实际使用中,某一加解扰技术方案往往具有多种特征,或是几种加解扰方式同时使用,目前电视信号加解扰的技术方案以模拟信号加扰和模拟信号的数字加扰为主,同时正向着数字加扰方向发展.     

m-序列数据扰码技术及其在SATA中的应用

SATA作为新一代硬盘接口规范,近年来被广泛应用于固态硬盘的开发,而通信数据的加扰与解扰正是SATA接口设计的重要内容。在分析数据加扰/解扰原理的基础上,研究基于m-序列的数据扰码算法和技术。针对固态硬盘SATA接口的实现,将满足SATA规范的具有特定本原多项式的线性反馈移位寄存器(LFSR)应用于m-序列数据加扰器和扰码器的设计。仿真与综合结果表明,扰码器设计满足固态硬盘SATA数据通信接口规范要求,能够有效地实现数据的加扰和解扰,具有低的硬件开销和良好的通用性。     

CA浅谈电视信号加解扰系统的技术方案

对电视信号进行加扰是通过改变电视信号的特性,防止非授权用户接收到清晰的电视图像和伴音。电视信号加解扰系统的技术方案比较多,其分类方法也有多种,如模拟方式与数字方式、扰频方式与非扰频方式、视频方式(即基带方式)与射频方式、时基处理方式与频域处理方式等等。在实际使用中,某一加解扰技术方案往往具有多种特征,或是几种加解扰方式同时使用,目前电视信号加解扰的技术方案以模拟信号加扰和模拟信号的数字加扰为主,同时正向着数     

连城县建立有线电视加解扰系统的实践

连城县广播电视局建立传输 2 6套电视节目的有线电视加解扰系统 ,在前端对有线电视信号进行加扰 ,用户终端解扰 ,较好地解决了收费难、管理难等问题。1　有线电视加解扰系统技术性能的比较1.1　加解扰技术方式的比较加解扰技术方式大体上可以分为两大类型 :一种是仅对模拟电视信号和音频信号进行处理的各种加解扰技术方式 ;另一种是对模拟电视信号进行数字化处理后 ,再进行加解扰处理的技术方式。后者需经过模拟电视信号模 /数 (Ａ/Ｄ)转换—加扰处理—数 /模 (Ｄ/Ａ)转换 ,然后以现有的电视频道传送给用户的终端解扰器 ,解扰器再经Ａ/Ｄ转…     

100G以太网自同步并行扰码算法实现

扰码是在数字传输系统中,对于数字信息进行随机化处理的一种技术,被广泛应用于通信各个领域。首先介绍了扰码和自同步扰码的基本原理,通过对扰码原理的分析,实现了一种任意特征多项式、任意N位并行自同步扰码算法,并可演算得到任意特征多项式、任意N位并行帧同步扰码算法。该方法采用递推的方法直接得出N个时钟周期后编码器的状态值与当前编码器状态值之间的逻辑关系。其逻辑运算速度快且实现简单,十分有利于硬件实现。然后研究了基于802.3ba未来100G以太网中640bits自同步扰码算法的FPGA实现,给出了组合逻辑实现和时序逻辑实现两种方案,并对两种方案进行了对比分析,最后给出了640bits并行扰码器实现资源需求分析。     

High Throughput Parallel Decoding Method for H.264/AVC CAVLC

A high throughput parallel decoding method is developed for context‐based adaptive variable length codes. In this paper, several new design ideas are devised and implemented for scalable parallel processing, a reduction in area, and a reduction in power requirements. First, simplified logical operations instead of memory lookups are used for parallel processing. Second, the codes are grouped based on their lengths for efficient logical operation. Third, up to M bits of the input stream can be analyzed simultaneously. For comparison, we designed a logical‐operation‐based parallel decoder for M=8 and a conventional parallel decoder. High‐speed parallel decoding becomes possible with our method. In addition, for similar decoding rates (1.57 codes/cycle for M=8), our new approach uses 46% less chip area than the conventional method.     

基于IGBT并联技术的PEBB设计

受电力电子器件生产制造工艺的限制,为了提高电力电子装置的功率等级,一般采用电力电子器件直接串并联或是变流单元多重化串并联的方法。文章在总结绝缘栅双极晶体管并联技术的基础上,设计了一个容量为250kVA的功率半导体组件。试验结果表明,该PEBB设计符合各项指标,具有很强的实用性和可操作性。     

DTW的ASIC实现算法研究

通过分析DTW算法，提出了一种适合ASIC实现的心动阵列结构。仿真结果表明，该并行VLSI处理器阵列系统能够在N M-1个时钟周期内计算出两个模板的匹配加权距离。较之基于通用处理器串行实现的DTW算法需要的3pMN／2个时钟周期，该算法节省了大量的运算时间。     

基于Verilog HDL的双拍双存储伪并行显示控制器设计

时间占空比对于时序混色彩色显示器的显示质量来说非常重要。为了在微型系统中实现高占空比，我们提出了双拍双存储伪并行的彩色实现方法。本文将介绍采用Vetilog HDL语言的双拍双存储伪并行彩色显示系统控制器的设计方案。     

Design and Implementation of a Latency Efficient Encoder for LTE Systems

The operation time of an encoder is one of the critical implementation issues for satisfying the timing requirements of Long Term Evolution (LTE) systems because the encoder is based on binary operations. In this paper, we propose a design and implementation of a latency efficient encoder for LTE systems. By virtue of 8‐bit parallel processing of the cyclic redundancy checking attachment, code block (CB) segmentation, and a parallel processor, we are able to construct engines for turbo codings and rate matchings of each CB in a parallel fashion. Experimental results illustrate that although the total area and clock period of the proposed scheme are 19% and 6% larger than those of a conventional method based on a serial scheme, respectively, our parallel structure decreases the latency by about 32% to 65% compared with a serial structure. In particular, our approach is more latency efficient when the encoder processes a number of CBs. In addition, we apply the proposed scheme to a real system based on LTE, so that the timing requirement for ACK/NACK transmission is met by employing the encoder based on the parallel structure.     

基于ADSP-21160的雷达脉冲压缩并行处理机的设计

本文采用以多片通用DSP芯片ADSP-21160为核心建立并行处理机平台,通过多片并行FFT和IFFT运算,高效实现了频域数字脉冲压缩处理。在并行算法研究的基础上,设计并优化了一个高并行效率的雷达信号数字脉冲压缩系统,得出了相应的实验结果。     

基于GPU的数学形态学运算并行加速研究

数学形态学运算是一种高度并行的运算,其计算量大而又如此广泛地应用于对实时性要求较高的诸多重要领域。为了提高数学形态学运算的速度,提出了一种基于CUDA架构的GPU并行数学形态学运算。文章详细描述了GPU硬件架构和CUDA编程模型,并给出了GPU腐蚀并行运算的详细实现过程以及编程过程中为充分利用GPU资源所需要注意的具体问题。实验结果表明,GPU并行数学形态学运算速度可达到几个数量级的提高。     

Time slot interchanging using semiconductor laser amplifiers

A four-channel optical time slot interchange switching experiment operating at 2.5 Gbit/s is reported. The system is based on a parallel switch fabric incorporating semiconductor laser amplifier gates and fibre delay lines. A sensitivity penalty of 0.2 dB for straight through operation, and 0.7 dB for fully interchanged time slots was observed.<>     

Techniques for dual forms of Reed-Muller expansion conversion

Dual Forms of Reed-Muller (DFRM) are implemented in OR/XNOR forms, which are based on the features of coincidence operation. Map folding and transformation techniques are proposed for the conversion between Boolean and DFRM expansions. However, map techniques can only be used for up to 6 variables. To overcome the limitation, serial tabular technique (STT) and parallel tabular technique (PTT) are proposed. STT deals with one variable at a time while PTT generates terms in parallel. Both tabular techniques outperform significantly published work in terms of conversion time. Methods based on on-set canonical sum-of-products minterms and canonical product-of-sums maxterms are also investigated.     

AlGaAs-GaAs pnpn differential optical switch

A differential optical switch based on parallel-connected AlGaAs-GaAs pnpn structures is presented. Continuous input light makes it possible to discriminate between two optical inputs with a power difference of as low as 0.1 nW. The minimum operating energy with pulse inputs was 400 fJ. With the introduction of a storage operation of pnpn structures, the optical S-R flip-flop operation is also demonstrated with a 7.2-pJ optical input energy. The expansibility of the 2-D array is attractive in optical parallel processing systems, especially in optical neural networks