最高性能1.3GFLOPS(13亿),机器周期为6ns的超级计算机SX系统(下)

<正> 多重并行流水线处理方式超级计算机的特点在于能高速执行向量运算。下面就来介绍本系统的运算处理机是怎样达到向量运算高速化的。系统结构如图13所示。运算处理部分的尺寸在图上相对地放大了。运算处理机从功能上分为标量部件和向量部件。两种部件的硬件结构都装在一个机柜(长1900mm×宽800mm×高185mm)里,这样便于迅速进行相互控制和数据交换。标量部件对主存中取出的指令进行译码。被译码的指令,如果是标量指令就在标量部件上执行,如果是向量指令,就在向量部件上执行。     

条件控制下的多数组赋值语句的并行处理

<正> §1 引言条件控制下的多数组赋值语句(以下简称为CONGRUENT 语句)是为了充分发挥YH 机的特点而设计的。YH 机的主要特点之一是多功能部件运算。尤其对于向量功能部件而言,其不同功能部件的相邻两条向量指令的结果数与操作数之间有较强的相关性,即在一定条件下,前一条向量指余运算的结果数可作为下一条向量指令运算的操作数,“链接”起来进行运算。例如下面的语句序列:     

PLC梯形图转化为多操作数逻辑指令的设计与实现

针对每一个操作数有一个操作码的PLC逻辑指令,设计了一个操作码可带多个操作数,操作数附加“辅助符号位”的新型PLC逻辑指令,避免在执行逻辑指令过程中有多少个操作数需要译码多少次的状况;研究这种新指令语句的数据结构和梯形图的数据结构,应用这两种数据结构研究梯形图转化成新指令表的转化算法;对梯形图采用按梯级顺序递归扫描方法构造二叉树结构,然后对二叉树进行后序遍历得到一个中间结果指令表,对中间结果指令表经过逻辑关系的分析与同类型逻辑关系操作数的合并处理得到最终的指令表;通过对串并联结构梯形图的转换测试,其新指令语句的转化结果正确。     

一个高速加法器的逻辑方案

一、引言: 在大型计算机系统中,采用平行流水线技术是获得高速的有效方法。可以保证系统每拍流出接近一条指令的速度。在流水线技术中,流水线站长的选择是很重要的。站长选择太短,比如取一个译码时间作为一个标准站长,对比较多的指令则加长了操作拍节数,因而使机器速度下降。如果取得太长势必拉长的处理机的时钟间隔,同样也严重地影响机器的速度。往往是选取一个定点加法运算的时间作为流水线的一个标准站长。     

基于FPGA自主控制浮点加减乘除控制器设计

为实现一种多浮点操作数乘法运算的自主运算控制器,提出了一种基于FPGA并行操作的硬连接电路的多浮点数乘法运算控制器及其时序控制的方法,该控制器对一条多浮点操作数乘法运算指令的命令字和多浮点操作数连续写入并存储,在内部时序脉冲作用下,可以自主完成读出浮点操作数执行乘法运算,写入存储多浮点操作数过程与执行乘法运算命令的过程能够并行进行;在控制器执行乘法运算命令过程中,系统可以读出执行命令过程中的中间结果和最终运算结果;论述了该控制器的电路构成和基本原理,分析命令字与多操作数在内部时序脉冲作用下的执行过程,应用Verilog HDL语言实现相关硬件的构建和连接;设计完成后通过仿真测试可知,该控制器运行的最高频率为250MHz,从输入到输出端口最小延时是3.185ns,最大延时是15.336ns,且能够自主完成浮点数乘法运算。     

基于位宽控制提高SIMD架构并行度的优化算法

随着SIMD功能单元作为多媒体加速部件的广泛应用,如何有效利用这一构架优化应用程序成为编译优化研究的热点.目前典型的SIMD结构为同一操作对不同的数据化宽提供了不同的指令版本,随着操作数位宽的增加,对应的SIMD指令可同时完成的操作个数也随之降低.因此,如何有效识别操作数的有效位宽,对提高优化过程中SIMD指令内操作的并行度将产生至关重要的影响.文中针对SIMD优化面临的并行度问题,提出了一种优化算法,该算法在对操作数的有效位进行分析的基础上,进行溢出控制,从而减少操作数对宽位宽数据类型的依赖.实验数据表明,该算法可以有效提高多媒体程序优化的并行度,对多媒体程序获得较好的加速效果.     

间接操作数部件

间接操作数部件(SEOP)是利用数据结构定义(称为描述字)来处理数据结构的部件。在计算方式中,直接操作数部件(PROP)和间接操作数部件(SEOP)都是为主运算器(ACC)服务的,PROP供给直接操作数,而SEOP供给间接操作数。在存储器一存储器方式中,SEOP是一个独立的系统,与PROP,ACC,B无关。间接操作数部件的主要功能是完成地址形成和操作数处理。     

数据流多处理机

本文提出一种高度并行操作的多处理机的功能结构,这种多处理机执行用数据流表示法表达的程序。数据流指令执行的时序仅取决于各指令所需的操作数的可获得性。因为数据流指令没有任何的旁置作用(side effects),所以不相关的指令只要它们所需的操作数就绪,便可毫不干扰地同时执行。数据流多处理机分层地构成一个简单模块的网络。所有模块的相互作用是异步的。该机的主要工作单元是一组激励处理机(activation processor),这些处理机中的每一台执行一个已调用的数据流程序,该程序存放在该处理机的局部存储器中。在每个处理机中,一条由若干逻辑部件构成的流水线同时执行若干条活动的指令。除了过程调用(它将在其它处理机中建立新的激励)和对大型数据结构的操作(这将由结构控制器模块执行并使用存放在中央存储器中的值)以外,所有数据流操作都在单独的处理机中进行。数据流过程执行的并行性使得一个较慢的操作正在处理的同时处理机仍有某些工作可做。已经用一种形式描述语言定义了该机的动作,也证明了该机能正确地实现数据流语言。与传统的设计相比,数据流多处理机的主要优点是降低了处理机和存储器连接的复杂性,能更充分地使用流水线,以及能更简捷地表达和实现并行的操作。     

HDS-801系统中央处理机的可靠性设计

HDS-801系统是一台采用 74S系列中规模集成电路作为逻辑元件、半导体MOS大规模集成电路作为主存贮器的高性能中型通用电子计算机系统. 它的主要性能: ·32位字长; ·四种指令形式,共有190条指令; ·多通用累加器的运算处理结构; ·具有位运算操作,字节运算操作,定点运算操作浮点运算操作和双字长浮点运算操作;     

基于ARM-FPGA的PLC源程序编译系统的设计

在研究PLC程序编译执行过程和新指令特点的基础上,基于ARM-FPGA的PLC主机结构,提出一种新型PLC指令的编译方法。静态编译将指令的操作数转换为PLC软元件的直接地址,建立转移类指令的转移地址链表,编译成为新的PLC程序代码序列;动态编译在PLC程序执行过程中将新程序指令中操作数的直接地址转换为立即数,由FPGA模块执行。通过对PLC用户源程序的编译与执行,表明该方法能够充分应用FPGA高速并行处理的功能,提高了PLC程序执行的速度。     

80386高性能32位微处理机原理与应用

2.基本结构 2.1简介 80386是由一个中央处理部件、一个存贮管理部件和一个总线接口组成的。中央处理部件由执行单元和指令单元两部分组成。执行单元包含8个32位的通用寄存流,这些寄存器既可用于地址计算和数据操作,也可构成64位的桶式移位器以加快移位、循环移位、乘法和除法的运算速度。乘法和除法逻辑应用每循环一位的算法。当乘数中的最高有效位为零时,便停止运算。这样普通的32位乘法就可在1微秒内完成。指令单元则可完     

PIC16C84单片机的硬件、软件及其应用（四）

四、指令系统 1.指令概览 PIC16C84共有35条指令,均为14位的单字节指令。每条指令一般都由操作码和操作数组成,操作码是指令功能的记述,而操作数描述操作的对象和操作的范围。按指令的操作对象,可把指令分为三类:面向字节操作类(18条);面向位操作类(4条);常数操作和控制操作类(13条)。     

多功能部件运算器的设计和评价

通常计算机执行一条指令的过程可分为取指令、译码、形成地址、取操作数、执行等几步。若令Ts为这一过程的总时间,那么执行n条指令的总时间为n·Ts.为了加速处理速度,在系统结构上一般采用以下两种方法:方法之一:由同一指令同步驱动n个处理器,同时去完成n个指令操作,使执行速度提高近n倍。此称并行技术。     

一种面向自动向量化和数据置换操作的中间表示

在现有的SIMD程序设计中,编译器或程序员都需要借助置换指令对参与运算的向量操作数进行重新组织,才能符合SIMD指令的要求。这些置换指令带来了较大的性能损失。本文提出了一种新的中间表示,它能够完整地记录标量和向量操作数的存储地址信息,使得置换指令的产生尽可能地推后,减少了冗余置换指令的产生。利用这种中间表示实现了一种数据置换操作的优化算法,它能够有效地减少置换指令带来的性能损失。面向一组典型的多媒体程序进行测试的结果表明,本文提出的方法可以平均获得7%的性能加速。     

Pentium级CPU技术综述

虽然我们不必了解CPU是如何控制计算机的,正像我们可以驾驶汽车而不必知道内燃机是如何使汽车开动的一样,但是熟悉一些基本概念和基本技术有助于我们理解高性能CPU为什么能如此高速地运行。 一、流水线传送 这种技术能让CPU模仿工厂里流水线的方式工作,把一条指令分成若干部分,分别由不同的部件来执行。典型的流水线将每一条机器指令分成5步,即取指、译码、取操作数(或译码2)、执行、回写。虽然每条指令仍需要占用5个或更多个时钟周期,但是在理想条件,流水线已经平稳的环境下,平均每个时钟周期可以完成一条指令。 另外,还有一种超级流水线的设计,它将机器指令划分为更多级的操作以减轻每一级的复杂程度。其理论基础是:在流水线的每一步中需要执     

一部高速微程序控制的阵列处理机——APOLLO简介

“阿波罗”(APOLLO)阵列处理机是美国马萨诸塞州NO WOOD雷森数据公司产品,它对接在RDS-500计算机上。 它是一部由微程序控制的高速阵列处理机:有二个高速并行的运算部件AAU和AMU,它和RDS—500 机共享一个64K 内存(用二个存取口)。它除了执行高速迭代运算外还可以执行逻辑操作、除法、平方根等运算,可对实数和复数信息进行处理和分析。结构紧凑,功能强,适用于科研和地震资料处理等。现就“阿波罗”的指令和主要硬件组成作以简单介绍。     

小型快速数字计算机的系统设计

本文介绍了一台250兆赫的隧道二极管计算机的系统设计。为了克服运算速度与主存贮器速度之间的脱节,采用了复杂的超前控制技术并对此作了详细讨论。在机器结构方面,提出了在运算器中用后进先出存贮器来代替累加器。运算器、变址部件以及输入输出部件都设计得能各自独立运行,并能高速地执行简单的算法。预计这台机器每微秒能执行四条到五条指令。     

基2×2FFT的地址映射算法

FFT处理器是根据 FFT运算特点来进行设计的 ,可以充分提高处理效率 ,达到平均每周期完成一个蝶式运算的处理能力 .在这类芯片中 ,需要并行无冲突的数据访问部件来提供蝶式运算所需的多个操作数 .文中对已有的一些算法进行了比较 ,并提出基 2× 2 FFT的并行数据访问算法 ,通过使用 4个存储体 ,它可以同时完成所需的 4个数据的读取或写入操作 .该算法易于用硬件实现 ,其操作数访问地址的产生速度快于已有的算法 .     

ATtiny13在小型廉价装置中的应用

1 ATtiny13简介 Atmel公司AVR单片机运用哈佛结构和流水线操作,一条指令可在一个时钟周期内完成;采用RISC结构,具有1 MIPS/MHz的高速运算处理能力.为满足不同的需求和应用,Atmel公司对AVR单片机进行了相应的扩展和裁减,推出megaAVR、tinyAVR、CAN AVR、LCD AVR等多种不同规模的系列,引脚数从8到100,有70多种型号,在8位单片机中性价比较高.     

手把手教你学单片机（五）

逻辑运算指令逻辑操作类指令共有25条,包括与、或、清除、求反、左右移位等逻辑操作。按操作数可划分为单操作数和双操作数两种,单操作数是专门对累加器A进行的逻辑操作,这些操作主要是清零、求反、左右移位等,操作结果保存在累加器A中。双操作数主要是累加器A和第二操作数之间执行逻辑与、或和异或操作,第二操作数可以是立即数,