高速ADC的低抖动时钟设计

本文首先分析了采样时钟抖动对ADC信噪比性能的影响,然后指出产生时种抖动的原因,最后给出了两种实用的低抖动采样时钟产生方案:基于低相位噪声VCO(压控振荡器)的可变采样时钟的产生及基于极低相位噪声温度补偿晶振的非可变采样时钟的产生。     

时钟抖动对A/D变换器采样性能的影响

时钟抖动时是影响ADC性能指标的重要因素。本文首先给出了时钟抖动和相位噪声的定义,并分析了二者之间的换算关系;然后给出了时钟抖动对A/D变换器的影响;最后结合某工程中的实测数据验证了时钟抖动对A/D变换器性能的影响。     

基于ADC噪声分布的亚皮秒级时钟抖动测试方法

针对时钟抖动与ADC信噪比的关系,提出了一种基于ADC噪底能量分布的亚皮秒级时钟抖动的测试方法.通过建立ADC的采样误差模型,推导出时钟抖动引起的采样误差表达式,分析了时钟抖动造成的采样精度与采样频率上限,剥离出不同频点ADC噪声的成因,从而得到利用双频点采样的时钟亚皮秒级抖动测试方法.并对该方法进行了仿真和测试验证,结果显示GHz以上频率的时钟亚皮秒级抖动测试误差小于10 fs,表明该方法简洁、有效,具有很高的测试精度.     

时钟抖动和相位噪声对数据采集的影响

随着采样频率和A/D变换器位数的增加,时钟抖动和相位噪声对数据采集系统性能的影响更加显著.从相位噪声的双边带功率谱密度出发,详细分析了相位噪声和周期间抖动之间的联系,指出了相位噪声的不同频段对周期间抖动的影响,讨论了数据采集信噪比与时钟抖动和相位噪声之间的关系;并通过仿真给予定量的计算,对时钟源和数据采集系统的设计提供了一些建议;最后,利用某雷达数据采集系统进行实验,给出了相关实验结果.     

低抖动时钟产生电路设计

相位噪声和抖动是考量周期信号性能最常用的2个指标。介绍了相位噪声和抖动的概念,详细分析了两者之间的联系,设计了一个低抖动的标频时钟模块,测试结果表明均方根（RMS）周期抖动≤250 fs。     

采样时钟抖动、相噪与输出SNR关系研究

射频数字化技术是软件无线电接收机理想实现形式,并随着高速、高分辨ADC技术的飞速发展在雷达、通信、电子战领域得到了广泛的应用。由于采样时钟对射频信号的卷积效应和采样折叠效应,采样时钟的性能将直接决定输出信号的SNR。文章对射频数字化采样时钟抖动、相位噪声与输出SNR关系进行了研究、仿真和试验,给出了不同应用场合和需求下时钟对抖动、相位噪声的要求,可用于指导射频数字化采样时钟的设计。     

为您的转换器选择正确的时钟(2)—时钟信号分析

本文分析了用于ADC和DAC的时钟/时钟源/时钟驱动器的特点。     

时钟抖动对光纤接入数字中频系统的影响分析

本文根据光纤接入数字中频系统的时钟使用情况,分析了时钟抖动对ADC和锁相环性能影响的原理,讲述了锁相环的基本原理和相噪优化方式,最后给出采用双环锁相环来完成去抖和时钟分发的解决方案。     

时钟抖动滤除器系列产品

该系列产品拥有业界最低的相位噪声和均方根抖动性能：在12kHz与20MHz2间的均方根抖动只有11ifs；若输出频率为184MHz，锁相环的宽带噪声基底则只有一162dBc／Hz。     

时钟抖动和相位噪声对采样系统的影响

随着直接中频采样的更高分辨力数据转换器的上市，系统设计师必须对低抖动时钟电路做出有助于性能与成本折衷的抉择。制造商用来规定时钟抖动的很多传统方法并不适用于数据转换器，或者说，充其量也只能反映问题的一部分。如果对时钟电路的规范和设计没有恰当的了解，你就不能实现这些数据转换器的最佳性能。     

可重构RF采样接收机中时钟抖动的影响

对可重构直接RF采样接收机(RDRFR)及相关技术进行了研究与分析。脉冲采样下变频技术在RDRFR接收机中起着至关重要的作用,其主要影响因子是时钟抖动。理论推导和仿真分析了时钟抖动对接收系统信噪比的影响,对比分析了RDRFR接收机与直接RF采样接收机信噪比的不同,仿真结果表明RDRFR接收机中其信噪比随输入频率的增加呈阶梯递减的趋势,并且随着采样频率的增加信噪比恶化愈严重。     

OTN中ODU_k时钟的抖动性能要求

抖动是影响光通信质量的重要因素.文章首先简单介绍了光传送网(OTN)中的4种光数据单元(ODUk)时钟,然后介绍了ITU-T建议对这4种ODUk时钟的输出抖动、抖动容限以及抖动传递函数的规定,并具体分析了去映射器时钟ODCP的抖动,最后给出了一种异步去映射的实例以及抖动测量结果.     

带通采样时钟沿抖动对解调性能的影响分析

在中频直接采样系统中,采样时钟的抖动问题是带通采样的一个关键问题。研究了带通采样时钟抖动对系统的影响,介绍了带通采样时钟沿抖动的产生极其直观影响,分析带通采样时钟沿抖动对解调性能的影响,并仿真验证了理论分析的正确性。结合典型的调制编码方式对带通采样时钟沿抖动范围提出了要求,为带通采样的设计及实现提供了依据。     

相位噪声测量在时钟偏斜测试中的应用

随着系统数据速率的提高,时钟抖动分析的需求也在与日俱增.在高速数据链路中,时钟分配器的时钟偏斜会影响系统的整体性能.分析了相位噪声和时钟抖动的对应关系,通过时域到频域的转换,实现了时钟偏斜参数的高精度测量.以一款时钟分配器为例,进行了实际测试验证.     

适用于HDTV的低抖动时钟电路

采用高速鉴频鉴相器、抗抖动电荷泵和差分对称负载延迟单元优化结构,综合分析环形振荡器各类噪声模型,设计了一种适用于HDTV的低抖动时钟电路。芯片采用SMIC 0.35μm标准CMOS工艺,3.3 V电源电压。在一定测试环境下,输出30 MHz时钟信号抖动σ仅为10.4 ps,能很好地满足电路设计要求。     

采样时钟抖动在弱光信号检测中的影响分析

信号采样是弱光信号检测的关键技术环节,由于采样时钟抖动引起的采样信号的输出误差会影响后续的信号检测和处理。为此,分析了输入光信号为近高斯分布波形时由时钟抖动引起的采样误差,推导出了采样输出的信噪比损失公式,讨论了采样带宽、输入信噪比以及信号脉宽对输出信噪比损失的影响,最后以取样积分检测技术为对象,计算了在不同累积次数的条件下采样抖动对取样积分检测性能的影响,对弱光信号检测中的采样时钟选取具有一定的指导意义。     

时钟抖动对射频脉宽调制性能的影响分析

在全数字发信机系统中,射频脉宽调制(RF-PWM)将基带调制信号的幅度与相位信息编码为输出脉冲的宽度和位置。由于数字信号处理器件的非理想特性,其时钟信号的上升沿和下降沿存在抖动误差,影响RF-PWM的输出信号质量。基于3种RF-PWM实现方案,本文通过公式推导确定了时钟抖动引入的非线性失真项,并给出了时钟抖动影响下不同方案输出脉冲信号底噪的数学解析式。最后利用Matlab软件,对不同方案在时钟抖动条件下的基波、奇次谐波和底噪进行仿真验证,结果证明理论推导正确;同时对信号的矢量幅度误差(EVM)和邻信道功率比(ACPR)进行仿真,分析出时钟抖动对信号带内外性能的影响。结果表明,时钟抖动引入的非线性失真主要体现为底噪的抬高;不同RF-PWM实现方案时钟抖动的影响特性各有不同,其中五电平方案对时钟抖动影响具有抑制效果,且随时间分辨力的增大而增大。     

基于线性调频信号的数模转换器时钟抖动误差分析

数模转换器的时钟抖动引起输出信号的误差,该误差会影响后继的信号处理.本文分析了数模转换器中输入为线性调频信号时,由时钟抖动引起的误差.首先给出了该误差平均功率表达式,然后根据该表达式推导出输出信噪比的近似计算公式,最后对影响信噪比的各种因素进行讨论,其中信号的带宽及时钟抖动参数的增大均会降低输出信噪比,而调频斜率的变化对输出信噪比影响较小,采样频率的增大可以在一定程度上提高信噪比.仿真结果验证了信噪比计算公式的正确性,并给出了信噪比随各种因素变化的趋势.     

用于高速ADC的低抖动时钟稳定电路

介绍了一种用于高速ADC的低抖动时钟稳定电路.这个电路由延迟锁相环(DLL)来实现.这个DLL有两个功能:一是通过把一个时钟沿固定精确延迟半个周期,再与另一个沿组成一个新的时钟来调节时钟占空比到50%左右;二是调节时钟抖动.该电路采用0.35 μm CMOS工艺,在Cadence Spectre环境下进行仿真验证,对一个8 bit、250 Msps采样率的ADC,常温下得到的时钟抖动小于0.25 ps rms(典型的均方根).     

时钟抖动度量指标和测试方法概述

数字通信系统中,时钟抖动是影响通信质量的因素之一,在系统设计、设备研制、工程验收等各环节抖动指标是必须考虑的.本文介绍了通信中常用的抖动概念、分类、度量指标和测试方法,并对时钟设备抖动指标测试进行了描述.最后对抖动测试的发展方向进行了展望.