静态时序分析在深亚微米ASIC设计中的应用

作为分析和验证电路时序行为的新手段,静态时序分析(STA)技术以其无需仿真、快速、占用内存少以及测试覆盖面全等优点越来越多的应用于现代深亚微来ASIC设计中。本文在介绍了STA基本概念的基础上,以SDH系统中8／16／32路E1映射(E1 mapper)芯片设计为例,对STA在设计中的具体应用及注意事项进行了详细说明。结果表明,我们所采用的STA技术在设计的各阶段均很好的满足了电路的时序要求。     

静态时序分析在数字集成电路设计中的应用

介绍了静态时序分析在数字集成电路设计中的应用,并以100M以太网卡芯片设计为例,具体描述了以太网卡芯片设计中的静态时序分析流程及其时序问题。     

深亚微米超大规模集成电路的静态时序分析

介绍针对深亚微米集成电路的最佳时序分析方法——静态时序分析方法的原理及其优点,以最常用的EDA工具PrimeTime为例,详细说明了静态时序分析的原理,并应用于具体的芯片设计中。     

多媒体数字处理芯片W99711的静态验证

本文以多媒体处理数字芯片W99711为例,详细描述了静态验证在W99711中的应用。     

一种数据存储SoC芯片的静态时序约束设计

静态时序分析主要依赖于时序模型和时序约束,是数字芯片时序验证的重要方法,其中时序约束是用来描述设计人员对时序的要求,如时钟频率、输入/输出延迟等。正确的时序约束可以缩短芯片设计周期,更快更好地完成静态时序分析。针对一款数据存储SoC芯片中的多时钟域异步设计要求,以及如何正确处理时序约束存在的问题,提出一种多分组异步时钟的全芯片时序约束,采用虚假路径、多时钟域分组、禁用单个寄存器多时钟分析设置等方法修复和优化设计规则、建立时间和保持时间违例,解决SoC存储芯片静态时序分析中的时序问题,保证所有时序路径正常满足时序逻辑功能要求,完成时序收敛,达到签核标准。     

基于H .264/AVC解码芯片的静态时序分析约束设计

作为分析和验证电路时序行为的重要手段,静态时序分析（ STA）技术在深亚微米级ASIC设计中得到了广泛的应用,而正确的时序约束输入是时序分析工具给出正确结果的必要条件之一。文中在介绍 STA 原理的基础上,以一款H.264/AVC解码芯片为例,分析了解码芯片的时钟结构等时序信息,详细介绍了时钟定义、端口信号等关键时序约束,并重点介绍了PLL时钟偏差的约束设计。时序分析工具PT分析及与动态仿真的交叉验证的结果表明,解码芯片时序约束设计完整、正确。     

专用集成电路静态时序分析

随着制程进入深亚微米时代,芯片设计和片上系统(SoC)设计越来越复杂,此一趋势使得如何确保IC质量成为目前所有设计从业人员不得不面临的重大课题。简单介绍了静态时序分析的基础概念及其在IC设计流程中的应用。     

用MAXPLUSII进行静态时序分析

本文阐述了HDL设计中后端时序分析的一些概念，重点介绍了使用MAXPLUSII的静态时序分析工具TIMING ANALYZER对设计进行仿真分析的方法。     

16nm工艺下的新一代静态时序分析技术SOCV

工艺偏差在更加先进的工艺节点上别的尤为重要。最初使用工艺偏差方法学(on-chip variation,OCV)使用一个系数因子在整条时序路径上放大缩小来模仿工艺变化,这种方法学过于悲观。先进的片上误差方法学(advanced ocv,AOCV)可以在不同的时序路径上不同的逻辑深度添加不同的系数因子来模拟工艺误差。但是这种方法学分析的时间太长,消耗的内存太多,并且分析的场景出现的概率很低。文中介绍一种在16nm下最新的一代时序分析技术-统计学片上误差分析(statistic ocv,SOCV)。SOCV能够模拟某种误差使得延时出现的概率,因此SOCV较AOCV更为准确,能够去除部分特别悲观和特别乐观的场景。SOCV耗时明显要低于AOCV,因此SOCV能加快sign-off的时间。     

静态时序分析方法的基本原理和应用

介绍了用于ASIC设计验证的静态时序分析方法的基本原理,并在此基础上给出了将该方法用于优化和验证可编程逻辑器件的设计实例。     

基带芯片中Viterbi译码器的研究与实现

基于对传统Viterbi译码器的分析和对改进的Viterbi算法理论的修正，提出了一种新的Viterbi译码器的实现方法。通过对路径度量值的深入分析和对回溯信息的重新编码，在不增加硬件实现复杂度的情况下减少了硬件规模，提高了译码速度。最后我们给出了该译码器的仿真波形。     

针对线间串扰现象的静态定时分析

超深亚微米工艺下，线间串扰是导致电路故障的主要原因之一。尽管可能导致故障的线间串扰的数量巨大，但真正会引起故障的线间串扰却相对较少。因此，如果能在对电路验证或测试前进行静态定时分析，找出那些导致电路故障的线间串扰，则可以有效提高测试生成效率，并降低测试成本。基于此目的，文章在静态定时分析中引入对线间串扰 扰现象的分析，在线时延模型的基础上使用重叠跳变对故障模型，只需要求出与最长通路的重叠跳变对即可。在对ISCAS89基准电路的实验中，各电路需要测试的串扰数平均减少至10％以下。相对于已发表的实验结果，本文的实验结果具有较高的CPU效率。     

手机及小型手持数字设备数字取证研究综述

现代社会以手机和个人数字助理为代表的小型手持电子设备已经成为人们不可或缺的日常工具。随着信息和通信技术的发展,这些手持设备功能越来越增强,普及度越来越高,在各类案件中都可以见到这类数字手持设备的身影。因而对于这一类小型数字电子设备取证成为紧迫性的新研究领域。对这一类数字取证现状和相应工具作一综述。     

三通道高亮度LED驱动芯片的ASIC设计

根据LED驱动芯片的应用场合和应用模式设计了一款脉冲式LED驱动芯片.该芯片自带3路PWM驱动输出,具有8位(256灰度等级)数据解析和2 048级对比度的显示性能.同时,完成的芯片具有自动整形转发技术,从而实现了芯片单线级联的功能.在实际应用中芯片级联个数仅受限刷屏技术要求,大大简化了应用电路的复杂度.所设计的驱动芯片的版图完全通过dracula的DRC和LVS验证.目前芯片已加工制作完毕,测试结果正常,完成了预定的功能.