一种基于TRC-LFSR结构的二维测试向量压缩设计

基于扭环计数器TRC和线性反馈移位寄存器LFSR,提出了一种可实现二维测试向量压缩的测试向量生成器．采用基于TRC的测试集嵌入技术实现测试向量集的垂直压缩,利用LFSR重播种技术实现测试向量集的水平压缩,从而显著地减少确定性测试向量集的长度和宽度．理论分析表明,采用该设计编码一个含有s_max个确定位的测试向量所需的LFSR长度从s_max+20减小到s_max+2,提高了编码效率．为了减少所需LFSR种子的个数,提出了一种有效的LFSR种子选择算法．这里,每个LFSR种子首先被解码成TRC种子,再由TRC种子产生2n²+n的测试向量．针对ISCAS89实验电路的实验结果表明,相对于现有的算法,采用该设计实现的测试电路,存储位数最大可减少69％,并且测试控制逻辑电路简单,可重用性好．     

细胞自动机及其在数字VLSI测试中的应用

以尽可能短的测试序列长度对被测电路达到较高的故障覆盖率为目标，基于细胞自动机的基本原理和分类，以及在超大规模集成电路伪随机测试中用作伪随机数发生器的一维线性混合型最大序列长度细胞自动机的结构和实现，利用m序列的移位可加性，分析了为细胞自动机阵列设计移相器以减小其生成位流互相关性的快速算法和实现，提供了一种低硬件开销的多扫描链配置方法，对标准电路的实验证明该方法具有较低的计算复杂度，可以缩短伪随机测试长度。     

线性移位寄存器在图像加密中的应用

图像加密技术作为数字信息保护的一种有效手段,随着信息技术的发展,人们对其安全性的要求越来越高。讨论了关于线性移位寄存器（LFSR）在图像加密中的应用。本算法先采用LFSR算法产生伪混沌比特密钥流,将该密钥流作为随机值映射算法和加密算法的初始参数。随机值映射算法取其中较高位的密钥流,生成置乱序列用于图像像素的位置置乱。另一组密钥流作为加密序列可对图像的像素值进行加密。实验结果表明该方法运算速度快,通过随机值映射算法产生的伪随机置乱和加密序列具有很强的可操作性、保密性,而且截取伪混沌比特密钥流的位数也可作为密钥存在。     

一种新的生成级联No序列的快速迭代算法

级联No序列是1类包括级联GMW序列的序列族,且具有理想的互相关性能和大线性复杂度的特点。通过对级联No序列和移位序列的研究,提出了1种新的快速生成级联No序列的算法。该算法采用迭代的方式,借助级联GMW序列和小集合Kasami序列的移位序列可以快速生成任何长度的级联No序列,比以往的生成方法简单易行且易于理解。     

用本原多项式提高扩频码速率的探讨

鉴于器件的限制,扩频码的码速提高不能单纯依赖时钟的提高来解决,利用线性反馈移位寄存器(LFSR)的特征方程和m序列抽样原理,提出了将传统m序列扩频发生器的码速率提高倍的方法．该方法实现上不依赖于时钟的提高,只需通过在一个时钟周期内使寄存器单元状态发生跳变,同时对个单元遍历输出来实现．提出的方法可进一步推广到满足一定条件的非本原不可约多项式上,为一些基于非本原不可约多项式的高速线性码的产生提供了一个方案．     

一种生成p元d型序列的快速算法

p元d型序列是一类和级联GMW序列一样具有理想自相关性能的序列.它原有的迹函数生成方法需要大量非线性运算,并且需要掌握较多的有限域知识,不利于工程人员快速方便的进行序列的软硬件实现.通过对p元d型序列和移位序列的研究,提出了一种快速生成p元d型序列的算法,该算法借助m序列和相应内部序列的移位序列能够快速生成p元d型序列,比以往的生成方法简单易行且易于理解.     

面向IP核测试复用的测试环设计

提出了一种改进的测试环单元设计.它在传统的P1500测试环单元基础上添加一个多路器,实现了对测试环单元的功能数据路径测试,并解决了测试环扫描链在扫描移位过程中的安全移位问题,同时还可以降低扫描移位过程中产生的动态测试功耗;在分析了两种典型测试环P1500测试环以及飞利浦TestShell测试环的基础上,提出了一种三态测试环结构.该结构允许共用同一条测试总线的不同IP核直接连接到测试总线上.     

一种快速生成k元de Bruijn序列的算法

De Bruijin序列是一类最重要的非线性移位寄存器序列。通过并置所有循环圈的周期约化,进而提出一种新的生成k元de Bruijin序列的算法。该算法每步运算可生成一列元素而不是一个元素,因此减少了运算次数,加快了生成速度,且在n≥3和k≥4时,这种算法能生成一大批de Bruijin序列。     

自缩控生成器

将钟控生成器与自缩减生成器组合构成了一种新型的伪随机序列生成器——自缩控生成器,仅由一个三元的线性反馈移位寄存器(LFSR)构成．文中讨论了自缩控序列的周期,线性复杂度和符号分布等性质．理论分析的结果表明自缩控序列的周期和线性复杂度指标都要优于自缩减序列．而且当LFSR的级数n＞60时,自缩控序列能够有效地抵抗B-M综合算法的攻击．因而自缩控生成器适合于在流密码系统中应用．     

构造移位寄存器全部序列的方法——质圈合并法和M圈分离法

作者提出了移位寄存器循环序列(又称为圈)应分为质圈和复合圈的概念。又证明了n级移位寄存器的全部质圈就是n-1级移位寄存器的全部圈。在分析质圈和复合圈的各种性质的基础上,提出了两种构造移位寄存器全部序列,即全部圈的方法:质圈合并法和M圈分离法。用这两种方法可以构造出目前还没有有效方法构造出的n=5的全部移位寄存器序列。结果表明n=5的序列(圈)共有30176个。这些结果已储存在计算机的软盘中,占900K的存贮空间。并用各种方法验证了它们的正确性。各种长度的循环序列的总数,已列成表附在文中。并用二进制码将各种序列打印成表,合计300页,以备选用。     

Low Cost BIST Scheme Using LFSR-RC Reseeding

A novel BIST scheme for reducing the test storage ( TS) is presented. The proposed approach relies on a two?dimensional compression scheme, which combines the advantages of the previous LFSR reseeding ...     

New design of LFSR based stream ciphers to resist power attack

An additional large number of flip-flops are required for available linear feedback shift register (LFSR) design which can completely resist power attack on the stream cipher based on LFSR. By analyzing the relations between the delayed sequence and the initial states, the lower bound on the number of flip-flops in the design of LFSR based stream ciphers to resist the power attack is given and a novel lightweight design to resist power attack is proposed. With this method, the number of flip-flops required is decreased to five and the power consumption is significantly reduced.     

剩余类环上LFSR序列乘积的线性复杂度

证明了剩余类环上LFSR序列乘积的线性复杂度小于线性复杂度的积.特别地,具有互素本原多项式的极大长序列乘积的线性复杂度等于线性复杂度的乘积.     

一种提高测试序列质量的方法

针对电路测试序列质量低而导致测试费用高的问题,提出了修改扫描选择子序列提高测试序列质量的方法．通过组合测试集转化生成测试序列,研究分析组合测试集与转化测试序列的质量．通过修改测试序列的扫描选择子序列,使其能在相同的测试时间内检测更多故障,减少测试所需时间,降低测试费用．基准电路实验结果表明,应用本文方法测试序列质量明显提高,相同故障覆盖率下,所需测试时间仅为典型方法的50％．     

m序列发生器的设计与实现

伪随机码越来越受到人们的重视,被广泛应用于导弹、卫星、飞船轨道测量和跟踪、雷达、导航、移动通信、保密通信和通信系统性能的测量以及数字信息处理系统中。m序列是伪随机码中,带线性反馈移位寄存器的周期最长的一种基本序列。本文首先分析m序列的基本原理、结构、性质,然后实现了13位m序列的硬件电路设计和MATLAB、FPGA及SystemView软件仿真等,最后分析测试结果并提出设计想法。     

通讯协议的一致性测试产生技术

文中采用新的方法对通讯协议的一致性产生相应的测试序列，对ＵＩＯＶ（Ｉｍｐｒｏｖｅｄ Ｕｎｉｑｕｅ Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）方法进行改进：当状态先ＵＩＯ序列时，采用并行表示技术收敛边标识与其它状态区分开来，而不是采用ＩＯ（ｓ，ｋ）（区分状态ｓ与ｋ的输入／输出序列），由于ＩＯ（ｓ，ｋ）对某个状态有时是不唯一的；当某个状态有多个ＵＩＯ序列时，采用启发式方法选择准最优的ＵＩＯ序列，并与中国农村邮递员算法     

通用乘法器IP核可测性设计研究

为了改善所研制的运动视觉系统芯片(SOC)中乘法器IP的可测性，采用基于内建自测试的方法，在外围增如改进的线性反馈移位寄存器和多输入特征寄存器，对乘法器IP内部进行测试．所实现的测试结构对乘法器的内部结构和运算速度影响很小，而且测试结构所占的比例也很小．仿真实验的结果表明，这种乘法器IP的可测性设计方法对提高测试覆盖率非常有效．