基于RISC-V指令扩展的低开销SM4算法设计与实现

为了保障工业物联网采集数据的机密性,同时考虑到物联网终端设备资源受限与成本低廉的特点,提出以软硬件协同设计的方式实现SM4算法,以平衡资源开销、性能和延时。在开源RISC-V指令集的基础上,增加了两条自定义指令以实现密钥扩展和加解密算法的轮函数,设计了一款低开销的SM4指令功能单元硬件电路结构。从时钟周期精确的仿真结果来看,与无扩展指令的实现相比,延时缩减81.72%,吞吐率提升4.47倍。从SMIC 180 nm工艺下综合结果来看,SM4指令功能单元仅占用了1684门,与参考文献相比,资源开销至少降低38.9%。     

基于FPGA的AES密码协处理器的设计和实现

文章基于FPGA设计了一种能完成AES算法加密的密码协处理器，设计中利用VirtexⅡ系列FPGA的结构特点，对AES算法的实现做了优化。实验证明，这种实现方式用较少的电路资源达到了较高的数据吞吐率。该密码协处理器还提供了和ARM处理器的接口逻辑，实现了用于加／解密和数据输入输出的协处理器指令．作为ARM微处理器指令集的扩展，大大提高了嵌入式系统处理数据加／解的效率，实现数据的安全传输。     

AES密码算法的结构优化与实现

对AES密码算法的结构进行了优化,并应用0.6μmCMOS工艺实现了AES加密/解密芯片。使用Ver-ilogHDL进行算法建模,采用自动综合技术完成版图设计。芯片支持加密/解密模式及所有3种密钥长度。已完成流片,测试的最高时钟频率为20MHz,128位、192位和256位密钥时的数据吞吐率分别可达49.2Mbps、41.3Mbps和35.6Mbps。     

基于RISC-V处理器执行单元的高效灵活验证平台设计

目前高复杂度设计的微处理器采用传统的定向验证很难满足高效灵活性的验证需求。针对以上问题,以RISC-V指令集处理器执行单元为验证对象,采用通用验证方法学（Universal Verification Methodology,UVM）设计灵活可配置组件,搭建约束随机指令发生器,成功实现验证平台约束随机激励生成、具备可复用性和可配置性的特点,并针对RISC-V指令集的参考模型SPIKE库存在访存不灵活,受SPIKE库规定地址约束的问题,提出分级思想,根据指令对地址是否访问,分级设计了访存指令参考模型和非访存指令参考模型,成功提高访存指令的验证效率。实验结果表明,该验证平台功能覆盖率约达到100%,代码覆盖率约达到98%以上,具备良好的高效灵活性。     

移动硬盘加解密板卡的设计与实现

针对移动硬盘数据安全问题,分析、优化了AES加密算法,提出了Microbalze与轮内、轮间三级流水线AES加解密IP核结合的架构,设计并实现了一种介于硬盘与电脑USB接口之间的加解密安全卡.仅需在电脑USB与硬盘间串联该安全卡,普通硬盘便可以升级为加密硬盘.在Spartan6-Nexys3FPGA开发板上实验结果表明,该加解密系统能在120MHz时钟下达到174.08Mb/s的吞吐率,系统吞吐率高、资源消耗低.     

基于低成本FPGA的AES密码算法设计

主要介绍在逻辑资源少的现场可编程门阵列（FPGA）上实现高级数据加密标准（AES）算法设计。首先描述了AES加密算法,并在FPGA上优化实现AES算法,设计结构采用多轮加密共用一个轮运算的顺序结构,加密和解密模块共用密钥扩展模块,减少资源占用,在低时钟频率下保持较高的性能。采用了16位的并行总线通信接口,利用先进先出缓冲器（FIFO）对输入输出数据进行缓存。最后通过仿真和实测表明,在50MHz时钟下加解密速率可达530Mb/s。     

一种小面积的高吞吐率AES协处理器设计

提出了一种AES协处理器的结构设计,加解密部分采用加解密复用的单个轮函数迭代的无流水线结构,内含的密钥调度电路可进行128、192与256位密钥的动态双向密钥调度.该协处理器可配置在ECB、CBC或CTR工作模式下,工作模式与数据输入输出的处理不影响处理器的数据吞吐率.基于SMIC 0.13μm CMOS工艺的综合结果表明,该电路的关键路径延时最短为4.45ns,在206 MHz的最高时钟频率下,128位密钥长度下的数据吞吐率可达到2.4Gb/s.电路门数为7.848万门.     

SM3杂凑算法的ASIC设计和实现

针对国家商用密码SM3杂凑算法提出了一种四合一的ASIC实现架构.该架构采用进位保留加法器和循环展开方式,与单轮结构相比,时钟周期数减少了75%,吞吐率提高了29.4%.采用65nm的SMIC工艺,在125MHz的低时钟频率下,吞吐率达到了4Gb/s.此款SM3杂凑算法芯片已经进行了流片,支持填充和暂停功能.     

IEEE802.1AE中GCM的高速硬件实现

该文设计了一种适用于IEEE802.1AE协议的GCM高速硬件结构。GCM的核心模块包括AES和Ghash两部分。该文中Ghash模块采用了一种新型的并行乘加器,可以同时处理多组数据,而不需要预先确定等待处理的分组数据总数;为了支持密钥每个时钟周期不断变化,AES中密钥扩展模块采用了循环展开结构。该文采用二度并行的Ghash模块实现了GCM高速加密电路,使用Fujitsu 0.13 m 1.2 V 1P8M CMOS工艺进行逻辑综合,得到吞吐率为97.9 Gbps,面积为547 k门,时钟频率达到764.5 MHz。     

MB-OFDM UWB系统中高吞吐率Viterbi译码器的实现

提出了一种用于MB-OFDM UWB系统的高吞吐率低功耗Viterbi译码器结构.该结构利用基4蝶形单元的对称性,降低了Viterbi译码器的实现复杂度.采用SMIC 0.131μm CMOS工艺设计并实现了该译码器,在时钟频率为240MHz时,它的最大数据吞吐率为480Mb/s,功耗为135mW.在加性高斯白噪声信道下,它的误码率十分接近理论仿真值.该译码器可用于MB-OFDM UWB系统以及其他高吞吐率低功耗的通信系统中.     

the Good,the Bad and the Ugly

《Sat Magazine》,2012年11月刊对于当红的有效载荷商业搭载(Hosted Payload)业务,由十余家知名航天企业组成的"有效载荷搭载联盟"(HPA)显然颇具发言权。在最新一期Sat Magazine杂志上,HPA的代表撰文细数了有效载荷搭载业务最近面临的"善、恶、丑":"善"——美国总统奥巴马在向国会提交的2013财年预算申请中为与有效载荷     

唯产业是根唯亮点是本--回眸"中国信息安全战略与趋势"高层研讨会4年之履

引言四季轮回,大自然总是不偏不倚地遵循着这一守则,使人类感受着异样的景观和不断的期待。《信息安全与通信保密》杂志社感受自然恩泽的同时,也期盼着能为信息安全产业界带来四季如春的新意与生机。 二零零一年始办的“中国信息安全发展趋势与战略”高层研讨会已经走过了4个年头,承蒙主管领导、专家学者及广大安全企业和行业用户之关照与呵护,4年后的今天依然能够站在产业的前沿,架设各方之间的桥梁,领略产业风景。此心情不敢独有,现就产业发展之线,连贯研讨会4年的历程,与各方人士共飨。     

电磁脉冲参数对二极管击穿特性的影响分析

为研究电磁脉冲作用下p-n-n+型二极管的击穿及损伤情况,文中结合Si基p-n-n+型二极管,采用漂移—扩散理论结合热流方程,建立了二极管的二维电热模型。仿真结果表明,电压信号的上升时间和幅值对二极管是否击穿有直接影响,上升时间越短、初始偏压越高,则二极管越容易击穿。损伤及烧毁阈值随电压幅度的增加而升高,随上升时间的增加而降低。     

Comparing the Impacts of the Capillary and the Molded Underfill Process on the Reliability of the Flip-Chip BGA

In the assembly process for the conventional capillary underfill (CUF) flip-chip ball grid array (FCBGA) packaging the underfill dispensing creates bottleneck. The material property of the underfill, the dispensing pattern and the curing profile all have a significant impact on the flip-chip packaging reliability. Due to the demand for high performance in the CPU, graphics and communication market, the large die size with more integrated functions using the low-K chip must meet the reliability criteria and the high thermal dissipation. In addition, the coplanarity of the flip-chip package has become a major challenge for large die packaging. This work investigates the impact of the CUF and the novel molded underfill (MUF) processes on solder bumps, low-K chip and solder ball stress, packaging coplanarity and reliability. Compared to the conventional CUF FCBGA, the proposed MUF FCBGA packaging provides superior solder bump protection, packaging coplanarity and reliability. This strong solder bump protection and high packaging reliability is due to the low coefficient of thermal expansion and high modulus of the molding compound. According to the simulation results, the maximum stress of the solder bumps, chip and packaging coplanarity of the MUF FCBGA shows a remarkable improvement over the CUF FCBGA, by 58.3%, 8.4%, and 41.8% (66 $mu {rm m}$), respectively. The results of the present study indicates that the MUF packaging is adequate for large die sizes and large packaging sizes, especially for the low-K chip and all kinds of solder bump compositions such as eutectic tin-lead, high lead, and lead free bumps.      

澳洲插头产品的法规要求及标准解析

介绍了澳大利亚插头产品的法规要求及插头的型式、尺寸、参数和测试要点,分析了插头的电流额定值和配线之间的关系,强调了插销绝缘套的要求。对重要的试验项目,如弯曲试验、插销绝缘套的耐磨试验、温升试验、高温压力试验进行了说明。     

3G中移动台主呼接入过程中安全问题分析

本文对当前3G反向链路呼叫及通话过程中的安全问题做了分析,并分别从MS和BS相互之间的AKA、信令完整性保护和数据保密、入侵检测等进行了讨论。另外,在讨论中适当地将安全与移动性管理相结合,并根据实际应用中的安全问题提出了一些新的设想和解决的方法。     

宇航元器件应用验证指标体系构建方法研究

通过分析宇航元器件应用验证指标体系的特点,建立了一套面向宇航元器件应用验证的指标体系构建方法,该方法分别应用专家遴选系统、头脑风暴法和德尔菲法,解决了宇航元器件应用验证指标体系构建中的专家遴选、因素识别和指标体系构建问题。最后,应用该方法建立了宇航元器件应用验证综合评价指标体系基本结构。     

乙未岁风好正扬帆

送走驰骋追梦的马年,迎来了风好正扬帆的羊年.羊祥开泰千家喜,春满神州万物荣.值此辞旧迎新之际,《印制电路信息》杂志社的全体工作人员怀着诚恳的感恩之心,向在印制电路行业各个岗位上为把行业做大更要做强奉献自己的才智、孜孜不倦地工作、默默奉献的印制电路同仁一年来对《印制电路信息》报刊的关注、出谋划策、陪伴和支持表示衷心感谢!