适用ADC的CMOS运放设计

本文分析了套筒式共源共栅运算放大电路的基本结构,并基于GF 0.18um C-MOS工艺,设计了一种全差分套筒式共源共栅两级放大电路,并匹配了两级共模反馈电路。该电路仿真性能良好,能够用于流水线型ADC电路中。     

适用于流水线ADC的高性能采样/保持电路

介绍了一种利用双采样技术的高性能采样/保持电路结构,电路应用于10bits50MS/s流水线ADC设计中.电路结构主要包含了增益自举运算放大电路和栅压自举开关电路.增益自举运算放大电路给采样,保持电路带来较高的增益和带宽,栅压自举开关电路克服了多种对开关不利的影响.设计还采用了双采样技术,使采样,保持速率大大提高.设计在SMIC 0.18um工艺下实现,工作电压为1.8V,通过仿真验证.本文设计的采样/保持电路可以适用于高速高精度流水线ADC中.     

一种13bit 40MS/s采样保持电路设计

设计了一个用于13bit40MS/s流水线ADC中的采样保持电路。该电路采用电容翻转结构,主运算放大器采用增益提高型折叠式共源共栅结构,以满足高速和高精度的要求。为减小与输入信号相关的非线性失真以获得良好的线性度,采用栅压自举开关。采用电源电压为3.3V的TSMC0.18μm工艺对电路进行设计和仿真,仿真结果表明,在40MHz的采样频率下,采用保持电路的SNDR达到84.8dB,SFDR达到92dB。     

一种用于流水线ADC的高速采样保持电路

介绍了一种适用于10位80MS/s流水线模数转换器(Pipelined ADC)的采样/保持(S/H)电路。该电路为开关电容结构,以0.25μm CMOS工艺实现。采用栅源电压恒定的栅压自举开关和底极板采样技术,极大地减小了采样的非线性失真。基于该S/H电路的流水线A/D转换器在80MHz采样率下,输入信号为奈奎斯特频率时,无杂散动态范围(SFDR)为84.9dB,有效位数(ENOB)达到10位。     

一种改进的流水线ADC开关电容电路

为降低流水线模数转换器(ADC)中跨导运算放大器(OTA)设计要求,在分析已有开关电容电路(SC)误差消除技术和流水线ADC误差源的基础上,提出一种改进的流水线ADC开关电容电路及与其匹配的OTA设计方案.采用交又差分结构,对虚地电容进行了修正,并将电容失配参数在系统传输函数中消去,使开关电容电路对OTA的增益误差要求降低,并使其瞬态功耗下降.采用CMOS 0.18üm工艺设计了一个分辨率为8位、取样速率200 MHz的ADC作为验证原型,仿真结果表明,该优化结构符合ADC电路高速低功耗要求,可作为信号前端处理模块应用到模数转换电路中.     

12位50M Sample/sCMOS流水线A/D转换器

介绍了一种十级12位50M Sample/s CMOS流水线A/D转换器的设计.该设计方案采用了全差分采样/保持电路和折叠式共源共栅运算放大器,保证了处理模拟信号的精度与速度.自举MOS开关和双差分动态比较器的使用,提高了电路的精度与速度,每级电路基本一致,简化了电路设计.     

一种可重构流水线结构模数转换器的设计

设计了一种应用于多标准收发器的可重构流水线结构模数转换器,通过一个重构配置控制信号动态地配置采样频率的大小及分辨率的位数,以满足不同标准及系统的需要。在设计中还采用了共源共栅两级运放和差分动态比较器来优化电路的速度和功耗。仿真结果表明这种可重构流水线结构模数转换器能够很好地实现采样频率及分辨率位数的可重构。     

流水线ADC中高速比较器的设计和分析

设计了一个高速电压比较器,比较器由前置放大器和带复位端的动态比较器组成。采用charted公司的0.35um/3.3v模型,通过CADENCE进行模拟仿真,电路获得了高速、高分辨率的特性。在100Ms/s的工作频率下电路消耗0.29mw的功耗,并且具有6.5mv的低失调电压。因此,该电压比较器可适用于流水线ADC。     

基于simulink时间交织流水线ADC建模仿真

为了研究时间交织流水线ADC的结构和性能,提出了一种完全在Matlab自带的Simulink仿真环境下对时间交织流水线ADC进行高层次行为级建模和仿真的方法.在完整掌握了该类型AD转换器整体结构的基础上,对各个基本模块进行了Matlab数学建模,并最终完成了一个四通道、1.5bit/stage、采用数字校正技术的10位分辨率时间交织流水线AD转换器.最后还给出了ADC动、静态性能的测试方法并在Simulink仿真环境下对其进行了仿真测试,结果表明这种高层次的仿真方法具有高效、准确的优点,大大提高了AD转换器电路的设计效率.     

Matlab对流水线模数转换器的建模与仿真

本文通过使用Matlab的Simulink工具,对流水线ADC进行系统建模,同时考虑了主要电路的非理想特性对ADC性能的影响,进行模拟仿真.基于这种思想,可以有针对性地确定相关模块参数和系统结构.最后,在考虑了噪声和非理性特性后,给出了一个10位分辨率,60M赫兹采样速度,由1.5位/级构成的流水线模数转换器的仿真结果.     

低速率可重构声码器的研究与设计

为满足数字语音通信对高性能和高灵活性的应用需求,设计一种基于SELP语音编解码算法的具有可重构、高并行度、可编程、安全性等特点的声码器。介绍了该声码器的功能、设计目标、特征设计及其体系结构设计,并对四级可重构的ALU单元、数据通路单元等功能部件以及可变长VLIW专用指令集的设计进行描述。     

可重构密码协处理器的组成与结构

文章提出了一些关于可重构密码协处理器的组成与结构的设计思想和方法。可重构密码协处理器组成与结构是指可重构密码协处理器的组成模块及其相互之间的连接网络。可重构密码协处理器组成与结构的设计直接影响到可重构密码协处理器的性能,因此是可重构密码协处理器设计中的一个关键问题。     

面向序列密码的抽取与插入单元可重构设计研究

研究了抽取与插入单元的基本原理,提出了一种可重构的抽取与插入硬件电路,并对核心模块控制信息生成电路进行了深入研究.可重构硬件电路通过配置能够灵活高效地实现32 bit、64bit、128 bit、256 bit等位宽抽取与插入操作.该设计在Altera公司的FPGA上进行了功能验证,并在Synopsys公司的Desig...     

具备重构能力的三模冗余器载计算机研究

器载计算机是航天器电气系统的重要组成部分,需要冗余技术来满足其高可靠性运行要求。为了保证航天器上计算机在出现异常故障时仍能正常工作,对传统三模容错结构、具有降级功能的三模容余结构的体系结构、算法原理、关键技术等内容进行了研究。综合使用多种检测机制确保可靠锁定故障机,基于故障机无法修复时再逐步降级使用的策略,以正常工作的当班机为基础,通过故障机在每个流程的开始读取刷新后的当班机指针和重要状态参数并在流程的结束向当班机发送同步请求的方式,提出了一种具备重构能力的三模冗余器载计算机设计方案,设计了三模冗余重构流程,使故障机具备自修复的能力。实践表明,该重构方法能有效地提高器载计算机系统的可靠性,对高可靠器载计算机设计与实现具有较好的工程参考意义。     

高速可重构AES的设计与实现

提出一种可重构AES硬件架构,对加/解密运算模块和密钥扩展模块进行了可重构设计,使其能够适配128bit、192bit、256bit三种密钥长度的AES算法,并针对列混合模块进行了结构优化。在FPGA上进行了验证与测试,并在0.18μmSMIC工艺下进行了逻辑综合及布局布线。结果表明其核心时钟频率为270MHz,吞吐量达到3.4Gb/s,能够满足高性能的密码处理要求。     

可重构加密引擎设计及FPGA实现

针对网络安全加密系统中安全能力弱、开发成本高和实时能力差等问题,提出了一种基于FPGA的可重构加密引擎的设计方案,在详细论述了该加密引擎的总体设计结构的基础上,分析了FPGA实现中关键技术的解决方法。通过实验仿真表明：该引擎可以有效地提高FPGA器件的可重构性能,可重构资源比可以达到0.78,因此,该引擎在今后的嵌入式安全产品开发方面具有很好的速度和可重构应用前景。     

可重构片上系统设计流程中的动态重构问题研究

近年来,可重构片上系统已成为科学研究及嵌入式应用领域中应对复杂计算需求的有效技术解决方案.针对目前缺少一个从系统级设计到应用实现,统一、综合规划动态重构问题的系统设计流程,以及动态重构过程对系统设计人员不透明等问题,在系统设计层给出了一种过程级软硬件统一编程模型.在此框架内,设计人员通过调用已根据应用特性进行优化的软硬件协同函数,即可利用高级语言完成系统功能描述;在细节设计层提出了基于单位面积加速比的软硬件任务调度算法,实时管理动态可重构资源;在应用实现层,以可重构专用图形加速卡为原型系统,论述动态可重构系统实现中的关键技术.实验及测试结果验证了通过将动态重构问题置于整个系统设计流程中予以考虑,能够达到提升系统开发效率之目的.     

运动控制算法可重构机制

针对步进扫描光刻机运动控制系统调试和运行,提出了一种运动控制算法可重构的机制,实现运动控制算法和关键参数的在线修改;对比分析了不可重构与可重构运动控制软件的设计流程,指出了可重构的优势;为运动控制代码传输设计了VME总线通道并用FPGA实现总线接口,确保运动控制指令的高速稳定传输;设计了运动控制器运算核心DSP的外部接口和运行方式,确保运动控制算法的可控运行;实验结果表明DSP代码可从上位机下载运行,控制系统能灵活的重构运动控制算法,长时间运行稳定,大大提高了光刻机工件台控制系统调试的工作效率。     

可重构多核片上系统体系结构综述

可重构片上多核系统利用不同粒度、不同耦合度的可重构资源,充分开发资源的并行性,兼顾硬件计算的高性能及软件实现的灵活性,且复用特性使其具备开发设计成本降低、产品面市时间缩短的优势。介绍可重构计算系统概念及其分类,从系统级层面回顾可重构多核片上系统体系结构的研究进展,讨论未来的研究趋势及需要关注的关键问题。     

Scalable and Modular Algorithms for Floating-Point Matrix Multiplication on Reconfigurable Computing Systems

The abundant hardware resources on current reconfigurable computing systems provide new opportunities for high-performance parallel implementations of scientific computations. In this paper, we study designs for floating-point matrix multiplication, a fundamental kernel in a number of scientific applications, on reconfigurable computing systems. We first analyze design trade-offs in implementing this kernel. These trade-offs are caused by the inherent parallelism of matrix multiplication and the resource constraints, including the number of configurable slices, the size of on-chip memory, and the available memory bandwidth. We propose three parameterized algorithms which can be tuned according to the problem size and the available hardware resources. Our algorithms employ linear array architecture with simple control logic. This architecture effectively utilizes the available resources and reduces routing complexity. The processing elements (PEs) used in our algorithms are modular so that it is easy to embed floating-point units into them. Experimental results on a Xilinx Virtex-ll Pro XC2VP100 show that our algorithms achieve good scalability and high sustained GFLOPS performance. We also implement our algorithms on Cray XD1. XD1 is a high-end reconfigurable computing system that employs both general-purpose processors and reconfigurable devices. Our algorithms achieve a sustained performance of 2.06 GFLOPS on a single node of XD1