Synopsys发表PrimeTime静态时序分析工具支援SoC验证

高阶半导体设计方案领导厂商Synopsys(新思科技)日前发表PrimeTime全晶片、闸阶层、静态时序分析工具,以支援System-on-a-chip(SoC)设计。PrimeTime的高效能、强化功能和简易使用性,已协助其成为市场主流,获得使用者和特殊应用积体电路(ASIC)厂商的一致赞许。     

基于门级路径的高精度晶体管级时序分析技术

在超大规模集成电路设计中,时序分析的精度和完备性决定了芯片是否能达到预期的性能.门级静态时序分析技术凭借容量和速度的优势,在集成电路时序分析市场上占据着主导地位,但是随着市场竞争加剧,芯片项目周期要求越来越短、性能要求越来越高,门级静态时序分析在精度上已无法满足芯片关键路径要在短时间内快速收敛的需求.本文探讨了针对芯片...     

静态时序分析在100M以太网卡控制芯片设计中的应用

本文介绍了用于数字集成电路设计验证的静态时序分析的基本原理，并以100M以太网卡控制芯片设计为例，具体描述了静态时序分析在该网卡控制芯片中的应用。     

FFT处理器寄生参数提取和静态时序分析

本文在简要介绍寄生参数提取工具Star-RCXT和静态时序分析工具PrimeTime的基础上,对已通过物理验证工具Calibre DRC和LVS的FFT处理器版图用Star-RCXT工具进行了基于CCI的寄生参数提取,得到内部互连网络的详细寄生电容和电阻值.最后,用PrimeTime工具进行了精确的版图时序分析.     

RapidIO交换芯片的静态时序约束设计

静态时序分析是目前通用的芯片时序验证的重要方法,其依赖于时序模型和时序约束。时序约束是检验设计电路时序的准则,好的时序约束可以正确地体现芯片的设计需求。针对RapidIO交换芯片中存在的多时钟域构成、高速通道的高速时钟频率要求,2x/4x绑定模式下多lane时钟同步等的特殊要求,以及较多的跨异步时钟处理存在的问题,文中提出一种多分组的全芯片时序约束,通过设置时钟定义、时钟组定义、端口延迟定义、时序例外和虚假路径等,以及修正和优化必要的setup time/hold time违例,解决RapidIO交换芯片静态时序分析中的时序违例等时序问题,实现时序收敛的目的。实验验证及流片测试结果表明,所有时序路径均满足时序要求,RapidIO芯片的时序约束设计正确、完备。     

深亚微米ASIC设计中的静态时序分析

随着集成电路的飞速发展,芯片能否进行全面成功的静态时序分析已成为其保证是否能正常工作的关键.描述了静态时序分析的原理,并以准同步数字系列(PDH)传输系统中16路E1 EoPDH(ethemet over PDH)转换器芯片为例,详细介绍了针对时钟定义、端口约束等关键问题的时序约束策略.结果表明,静态时序分析对该芯片的时序收敛进行了很好的验证.     

超大规模集成电路中基于OCV的时序收敛方法

当芯片设计进入深亚微米,片上工艺偏差(OCV)造成的时序不确定性,成为超大规模集成电路时序收敛中的关键问题,单纯使用传统时序分析方法,已不能完全达到时序收敛的要求。文中首先介绍了静态时序分析方法,阐述了深亚微米下OCV分析对时序收敛的重要性,并提出对OCV问题建模和分析的方法。最后通过一个具体的设计实例,运用基于OCV的时序分析方法达到时序收敛。     

数字音频广播基带解码芯片后端设计中的时序收敛方案

在数字集成电路设计中,时序收敛是保证芯片性能的关键,但随着集成电路制造工艺的不断发展,芯片规模不断增加,结构日趋复杂,时序收敛的难度也逐渐加大。该文针对数字音频广播基带解码芯片的后端设计,分析了造成时序违例的原因,并在综合、布图规划、布局等阶段提出了对应的时序收敛策略,最终使芯片满足了系统的时序要求。     

静态时序分析中不同工作模式的分析及应用

为了使STA(静态时序分析)结果更接近实际芯片工作环境的情况,可以通过设置不同的分析模式来进行时序仿真。芯片设计工作环境包括工艺、工作电压、工作温度的参数(PVT)。根据不同的PVT组合,可以得到WORST、TYPICAL、BEST的工作条件。并在STA中通过3种模式:单一模式(single mode)、最好-最坏模式(bc-wc mode)、全芯片变化模式(ocv mode)来仿真芯片实际的工作情况。将对不同的工作模式进行分析,并阐述其在深亚微米芯片设计过程中的应用。     

深亚微米下ASIC后端设计及实例

本文通过对传统大规模集成电路设计流程的优化,得到了更适合于深亚微米工艺集成电路的后端设计流程,详细介绍了包括初步综合、自定义负载线的生成、版图规划、时钟树综合、静态时序分析等,并通过前端和后端设计的相互协作对大规模集成电路进行反复优化以实现设计更优。并基于ARTISAN标准单元库,以PLL频率综合器中可编程分频器为例,在TSMC0.18μmCMOS工艺下进行了后端设计,最后给出了可编程分频器的后仿真结果、芯片照片和测试结果,芯片内核面积1360.5μm2,测试结果表明设计符合要求。     

片上系统芯片设计与静态时序分析

提出了一种考虑了布线延迟的片上系统设计流程,并运用一个新的、全芯片的、门级静态时序分析工具支持片上系统设计。实例设计表明,该设计方法能使设计者得到更能反映实际版图的延迟值,验证结果更完整、准确,从而大大加快芯片设计的周期。     

一种高效时钟树综合实现方法

针对ASIC芯片设计中时钟树综合效率和时序收敛的问题,提出了一种高效的时钟树综合方法,特别适用于现代先进深亚微米工艺中的高集成度、高复杂度的设计中。改进了传统时钟树综合方法,通过采用由下至上逐级分步综合的方法实现。该设计方法在SMIC 0.18μm eflash工艺下的一款电力线载波通信芯片中成功流片验证,结果表明分步综合能够在实现传统设计功能的前提下,在完成时序收敛时有效减少不必要的器件插入,从而减小芯片面积,降低整体功耗,有效改善绕线拥塞度。     

一种电子系统认证芯片的物理设计

为了防止电子产品被非法克隆复制,本文对一款利用系统认证原理对电子系统进行保护的芯片FD310S进行了物理设计。该系统认证芯片是基于华虹NEC 0.35μm三层金属工艺,采用SoC Encounter时序收敛流程进行设计,进行了包括布图规划、时序驱动布局、静态时序分析和优化、时钟树综合和时序驱动布线等步骤,最终实现了时序收敛;并且在Virtuoso环境中对其中一个形状特殊的复用I/O Pad进行了电源环的连接。该设计成功通过了设计规则检查（DRC）和版图与原理图一致性检查（LVS）。     

一种安全SoC芯片的物理设计

本文介绍了一种安全SoC芯片架构,描述了物理设计的指标要求及其在0．13umGSMCCMOS工艺上的物理设计,重点阐述了物理设计的中的3个关键技术——时序收敛设计、低功耗设计以及IO规划设计,并探讨了安全芯片物理设计上的自身安全性设计考虑。通过签核级的分析,该芯片最终满足了指标要求。该芯片包含36个时钟域,4种低功耗工作模式,约有26万个标准单元,72个宏模块,130个pad,合计约560万个逻辑等效门,芯片面积5．6mm×5．6mm。     

一种基于分时复用的PCI AD总线再复用模型

在研究PC I AD双向总线及PC I总线读操作时序特性的基础上,提出了基于分时复用技术实现PC I AD总线再复用的模型。挂接在PC I用户端的存储器可以复用PC I AD总线完成主设备对其进行的读写操作。实际流片结果表明该模型切实可行。PC I AD总线再复用模型不仅可以保证功能正确,而且节约了32根管脚资源,进而缩小了芯片面积,降低了设计成本。     

基于MCMM技术快速实现IC时序收敛

如今的集成电路(Integrated Circuit,IC)设计往往要求芯片包含多个工作模式,并且在不同工艺角(corner)下能正常工作。工艺角和工作模式的增加,无疑使时序收敛面临极大挑战。本文介绍了一种在多工艺角多工作模式下快速实现时序收敛的技术——MCMM(Multicorner-Multimode)技术,该技术将工艺角和模式进行组合,对时序同时进行分析和优化,到达快速实现时序收敛的目的。该技术应用于一个80万门基于TSMC 0.152μm logic工艺的电力网载波通信(PLC)芯片设计,设计实例表明,利用MCMM技术不但可以解决时序难以收敛的问题,而且大大降低了芯片设计周期。     

基于FPGA技术的DRAM分时存取方法

介绍了一种基于现场可编程技术对DRAM进行读写和刷新操作的方法，根据现场可编程器件设计的特点，结合DRAM读写和刷新时序的要求，提出了同步化操作DRAM的思想，给出了具体同步化操作DRAM的实现方法，针对现场可编程器件设计中经常有多模块同时存取DRAM芯片的需求，提出了对DRAM芯片进行分时存取的方法，讨论了该方法的实现机制，结合具体的项目设计，给出了分时存取方法的关键时序，避开了复杂的DRAM控制器，节省了设计资源，简单方便地解决了DRAM操作的仲裁问题。