一种FPGA的高速IP验证方法研究与实现

当前高速串行通信技术已被广泛地应用于电子、计算机等各个领域，高速信号质量的好坏决定了整个系统的好坏，因此对高速信号的验证变得极其重要。现场可编程门阵列（FPGA）作为高速串行通信中不可取代的高性能新品，对电子信息系统的先进性、安全性和可靠性起到决定性作用。FPGA内部集成多个高速知识产权（IP），因此对FPGA的高速IP进行验证测试变得尤为重要。通过误码率测试仪（IBERT）核来监控和评估高速IP，介绍了IBERT的基本功能、实现方法，以及高速串行收发器（GTX）的工作原理和验证方法。同时基于KC705平台搭建验证环境，使用IBERT核调整激励参数，对FPGA的高速串行接口进行验证，并对其误码、抖动和眼图进行详细的分析。实验证明，该方法大大地提高了IP的评估质量和效率。     

配合ATM网络技术高速发展IDT推出SAR仿真板

总部设在美国加州矽谷的IDT公司（IntergratedDeviceTechnology）专门从事CMOSVLSI集成电路设计、生产及市场营销，其产品主要分为高速SRAMS、RISC微处理器、特殊存贮器及高性能逻辑配置等四大领域。为配合ATM网络技术高速发展，IDT成功地推出了ATM（异步转移模式）SAR（分段及     

如何确保高速低电压差分总线的质量

高速低电压差分总线如“超级传输（Hyper Transport)”和“高速输入输出（RapidI0)”的广泛采用，给我们提供了急需的带宽，同时也给测试带来了挑战，随着速度的增加和数据有效窗口的缩小，需要新的测试方法和测试设备来确保这些总线的质量。本文评介了测试这些新一带高速总线的问题和方案。     

基于应用的高速网络入侵检测系统研究

传统的网络入侵检测方法基于传输层以下的数据包特性来检测入侵，因此存在一些难以克服的缺点，如易受欺骗（evasion)、误报警（false positive)多、检测效率低等，难以适应高速的网络环境。为了解决这些问题，本文提出将应用协议分析方法应用到网络入侵检测中，实现基于应用的检测，并提出了一个改进的多模式匹配算法，进一步提高检测的效率；同时针对高速网络环境，利用基于数据过滤的压缩技术与负载均衡技术提出了一个新的网络入侵检测系统结构模型，给出了系统的设计与实现方法。实验测试表明系统能够对吉比特以太网进行有效的实时检测。     

基于FPGA技术的高速信道编解码芯片的优化设计

综述了目前国内外运用现场可编程门阵列（Field Programmable Gate Array，FPGA）进行数字电视高速信道编解码芯片开发的技术现状和发展动向。对技术“瓶颈”进行了分析，依据RS码（Reed-Solomon code）、卷积（Coil Accumulation，CA）编码和Viterbi编码和FPGA开发等技术，设计开发了一种具备自主知识产权的数字电视高速信道编解码芯片。它属于一种全新功能的应用级数字编解码产品，既可作为单元电路应用于数字电视系统，也可为实现数字电视高速信号处理的片上集成系统（System on Chip，SOC）设计提供模块电路。     

HSOPA实现的关键技术

本文根据3GPP R5，R6版本协议的技术声明以及现在通信技术的需求，介绍了即将被商用的HSDPA（高速下行分局接入技术）的演进技术——HSOPA（高速OFDM分组接入）的技术特点，关键技术（OFDM及MIM0技术等），展望了HSOPA技术向后3G及4G的过渡情况。     

高速模/数转换器常规参数的动态测试

高速模拟／数字转换器(ADC)被广泛应用于视频和无线通讯等领域。如何对高速ADC的性能进行准确评估是一个受到高度关注的课题。准确评估高速ADC的性能需要采用动态测试方法。文章运用码密度立方图分析法，分析了高速ADC常规参数，包括失调、微分非线性、积分非线性、失码、增益误差等，的动态测试。     

松下电器开发超高速、低压16M位DRAM

论包器公司开发了世界最高速16MDRAM本产技术特点如下：（l）采仅输入信号使放大器活化的随意定时高速放大电路，采用充放电缩短延迟时间的电流感应使逻辑振癌变小的高速电路，其它新式高速电路等技术。（2）采用O．SHin设计规则的工艺技术，存储器单元来用堆栈式，品体管采用LATID（大倾角注入漏晶体分）。（3）采用LOC技术，将外围电路和缓冲器配置在中央，在电路配置上下功夫，尽量使布线缩短。用上述技术可获得如下性能：（l）可达到高速工作。在3．3V下存取时间为20us，1．SV下为36us。（2）可用30O密耳（7．sum）／。型管壳封…     

移动WiMAX系统的关键技术及未来演进

在第三代移动通信（3G）领域，为了满足迅速增长的对高速移动数据业务，特别是移动互联网业务的需求，在3G标准的基础上，提出了相关的增强技术，包括3GPP的短期演进HSDPA（高速下行分组接入）和HSUPA（高速上行分组接入）技术及3G长期演进（LTE）技术等；     

6月30日：朗讯科技完成国内首次HSDPA现场演示

朗讯科技公司日前在上海宣布，其成功完成国内首次高速下行分组接入(HSDPA)技术现场演示，井在中国网通在上海部署的第二代(3G)WCDMA(也称UMTS)试验网上进行了一系列空中数据呼叫，以及演示由实时电视（LiveTV)和视频定制播放(VideoOnDemand)等组成的流媒体应用。     

一种应用于脉冲式激光雷达的模拟存储ADC芯片

设计了一种应用于脉冲式激光雷达系统中基于模拟存储原理的模数转换器(ADC)芯片。介绍了ADC在激光雷达中的功能原理,设计搭建了高速时序控制电路和模拟存储阵列,并配合设计了低速流水线ADC内核电路和附属的PLL模块。仿真结果表明,该模拟存储ADC电路在激光雷达的具体应用中,可用25 MHz的低速ADC达到1.6 GHz ADC的等效功能。     

低速CPU系统中高速采样与海量缓存的实现

高速数据采集在各工业领域有着广泛的应用,高速、高性能元器件价格昂贵,采购困难.在成本敏感、设计期限紧张的前提下,如何利用常见的元器件,既能满足采样速率的要求,又有较大的缓存空间,是设计人员经常遇到的问题.本文提出了一种高速采样与海量缓存的实现方法,该方法以低速器件的协调工作获得高速的采样率,并可以不受MCU速度与寻址空间的制约.根据本方法设计的电路总体工作频率不高,降低了对单个元器件性能的要求,电路的可靠性大为提高.     

交流调速的功率控制原理

根据电动机最基本的电——机能量转换原理，对交流调速的实质进行了新的分析，并得出交流调速的实质是功率控制的结论。交流调速的所有方法都可归结为电磁功率和损耗功率两种控制方案，电磁功率控制改变的是理想空载转速，调速是高效率的；损耗功率控制增大的是转速降，调速是低效率的。     

Fully Programmable Memory BIST for Commodity DRAMs

To accomplish a high‐speed test on low‐speed automatic test equipment (ATE), a new instruction‐based fully programmable memory built‐in self‐test (BIST) is proposed. The proposed memory BIST generates a high‐speed internal clock signal by multiplying an external low‐speed clock signal from an ATE by a clock multiplier embedded in a DRAM. For maximum programmability and small area overhead, the proposed memory BIST stores the unique sets of instructions and corresponding test sequences that are implicit within the test algorithms that it receives from an external ATE. The proposed memory BIST is managed by an external ATE on‐the‐fly to perform complicated and hard‐to‐implement functions, such as loop operations and refresh‐interrupts. Therefore, the proposed memory BIST has a simple hardware structure compared to conventional memory BIST schemes. The proposed memory BIST is a practical test solution for reducing the overall test cost for the mass production of commodity DDRx SDRAMs.     

一种新型高速电流比较器的研究与设计

针对传统电流比较器速度慢、精度低等问题,提出了一种新型CMOS电流比较器电路。采用CMOS工艺HSPICE模型参数,对该电流比较器的性能进行了仿真,结果表明当电源电压为3．3V,输入方波电流幅度为0．3μA时,电流比较器的延时为5．2ns,而其最小分辨率达0．1nA。该比较器结构简单、速度快、精度高,适合应用于高速高精度电流型集成电路。     

基于LTE信令软采的高铁性能监控及质量评估（一类成果名称：基于LTE信令软采的高铁性能监控及质量评估）

湖北公司针对区域内高铁的评估优化需求日益增长,而传统测试手段时效长、成本高、用户覆盖与质量感知难以反馈.创新的利用软采成本低、海量高铁用户信息的特性,成功建立基于用户移动轨迹行为的“高铁用户识别模型”和“用户位置定位技术”,全面实现高铁网络性能监控与评估,并可深度输出高铁覆盖、切换、干扰等网络问题,结合用户多信息关联分析法快速定位问题的原因,全面高效助力于高铁网络优化。     

电厂燃料桥式抓斗（行车）变频自动化控制

在分析了火电厂燃料桥式抓斗（行车）运行特性基础上。采用变频控制技术对原有控制系统进行了改造，优化了控制系统。解决了调速范围小、速度稳定性差、无法长时间低速下吊重物、故障率高等缺点。     

一种基于新型低功耗开关策略的10 bit 120 MS/s SAR ADC

设计了一种10 bit 120 MS/s高速低功耗逐次逼近模数转换器(SAR ADC)。针对功耗占比最大的CDAC模块,基于电容分裂技术并结合C-2C结构,提出了一种输出共模保持不变的双电平高能效开关控制策略;在降低CDAC开关功耗的同时,摆脱了CDAC开关过程中对中间共模电平的依赖,使得该结构适用于低电压工艺。在速度提升方面,控制逻辑使用异步逻辑进行加速;比较器采用一种全动态高速结构,在保证精度的前提下其工作频率达到3 GHz; CDAC中插入冗余位,以降低高位电容对充电时间的要求。所设计的SAR ADC使用40 nm CMOS工艺实现,采用1.1 V低电压供电。在不同工艺角下进行性能仿真,结果显示,在120 MHz采样率下,有效位数为9.86 bit,无杂散动态范围为72 dB,功耗为2.1 mW,优值为18.9 fJ/(conv·step)。     

谈煤场桥式抓斗变频控制方式的应用

在分析了火电厂燃料桥式抓斗运行特性基础上。采用变频(无PG)控制技术对原有控制系统进行了改造,优化了控制系统。解决了调速范围小、速度稳定性差、无法长时间低速下吊重物、特别是故障率高等缺点。     

2-GHz CMOS锁相环时钟发生器研究与设计

采用包含预充电通路,自适应偏置的压控振荡器,设计了一种2-GHz锁相环时钟发生器,并用0.18μm混合信号CMOS工艺实现.分析了环路参数对锁相环输出噪声影响,并对环路参数进行优化.1.8V电源电压下2GHz时钟的rms抖动,peak-peak抖动的测试结果分别为7.27ps,37.5ps,功耗为42mW.