LDPC码译码器的设计与实现

由于传统的LLR BP译码算法不易于FPGA实现,为了降低实现复杂度,采用一种改进的LLR BP译码实现方法,设计了一种码长为40、码率为0.5的规则LDPC码译码器,并完成了FPGA仿真实现.仿真和综合的结果表明,所设计的译码器吞吐量达到15.68 Mbit/s,且译码器的资源消耗适中.     

基于FPGA的LDPC码编译码器联合设计

该文通过对低密度校验(LDPC)码的编译码过程进行分析,提出了一种基于FPGA的LDPC码编译码器联合设计方法,该方法使编码器和译码器共用同一校验计算电路和复用相同的RAM存储块,有效减少了硬件资源的消耗量。该方法适合于采用校验矩阵进行编码和译码的情况,不仅适用于全并行的编译码器结构,同时也适用于目前广泛采用的部分并行结构,且能够使用和积、最小和等多种译码算法。采用该方法对两组不同的LDPC码进行部分并行结构的编译码器联合设计,在Xilinx XC4VLX80 FPGA上的实现结果表明,设计得到的编码器和译码器可并行工作,且仅占用略多于单个译码器的硬件资源,提出的设计方法能够在不降低吞吐量的同时有效减少系统对硬件资源的需求。     

基于FMS算法的多元LDPC码的译码器设计

多元LDPC码具有比二元LDPC码更好的应用前景,但是过高的译码复杂度限制了它在实际系统的中的应用.在扩展最小和(EMS)系列的译码算法中,固定路径最小和(FMS)译码算法不仅具有很低的复杂度,还具有良好的性能.针对如何实现低复杂度的多元LDPC译码器,对FMS算法和分层译码算法进行了介绍,对FMS算法和EMS算法的性...     

一种改进的多元LDPC码译码算法

在多元LDPC码的软判决译码算法中,迭代过程中没有使用判决结果和校验和中隐藏的一些信息,在判决结果中隐藏着稳定性信息,校验和中隐藏着变量节点的可靠度信息。从混合译码算法思路出发,借鉴硬判决译码算法中统计校验和的做法和联合迭代检测译码算法中的反馈调整思想,对FFT-BP译码算法进行了改进。改进算法利用迭代过程中的可靠性和稳定度信息,对由变量节点向校验节点传递的消息向量进行调整以使其提供更多正确信息。仿真结果表明,改进的译码算法在没有增加复杂度的前提下,提升了FFT-BP译码算法的性能,在不同参数设置下,性能改进在0.2 d B左右。     

高码率LDPC码译码器的优化设计与实现

本文以CCSDS推荐的7/8码率LDPC码为例,提出了一种适于高码率LDPC码译码器的硬件结构优化方法。高码率的LDPC码通常也伴随着行重与列重的比例较高的问题。本方法是在拆分校验矩阵的基础上,优化常用的部分并行译码结构,降低了高码率LDPC码译码时存在的校验节点运算单元(CNU)与变量节点运算单元(VNU)之间的复杂度不平衡,并由此提高了译码器的时钟性能。实验证明,本文方案提供的结构与常用的部分并行译码结构相比,节省硬件资源为41％;采用与本文方案相同的硬件资源而未经矩阵拆分的部分并行译码方案的码速率为本文方案的75％。     

T-MMB系统中LDPC码译码器的FPGA设计与实现

本文设计了一种符合手机电视T-MMB标准的信道译码解决方案,并进行了MATLAB仿真和FPGA的实现。同时针对部分并行结构的准循环低密度校验(QC-LDPC)码译码器,提出了基于块RAM的高效存储方法。该方法既可以同时读取用于运算的校验节点信息或变量节点信息,又可以实现在同一块RAM中存储不同子矩阵对应的校验节点信息或变量节点信息,不仅避免了块RAM资源的浪费,而且减少了译码器实现所需的存储资源数量。在Xilinx公司Virtex-4系列的FPGA上的实现结果表明,与传统的子矩阵与块RAM一对一存储的译码结构相比,本文提出的QC-LDPC码译码器设计方法能够在减少块RAM数量的同时有效地提高系统的时钟频率和译码吞吐量。     

基于FPGA的多元LDPC码编译码器的设计

重点给出了基于RA结构的多元LDPC码编码方法以及基于Max-log-BP译码算法的FPGA硬件实现方案。从编译码器的性能、速度以及资源消耗情况来看,可以满足一般的水声通信要求。     

多码率LDPC码高速译码器的设计与实现

低密度奇偶校验码(LDPC码)以其接近香浓极限的性能得到了广泛的应用.如何在.FPGA上实现多码率LDPC码的高速译码,则是LDPC码应用的一个焦点.本文介绍了一种多码率LDPC码及其简化的和积译码算法;设计了这种多码率LDPC码的高速译码器,该译码器拥有半并行的运算结构和不同码率码共用相同的存储单元的存储资源利用结构,并以和算法与积算法功能单元同时工作的机制交替完成对两个码字的译码,提高了资源利用率和译码速率.最后,本文采用该结构在FPGA平台上实现了码长8064比特码率7/8、6/8、5/8、4/8、3/8五个码率的多码率LDPC码译码器.测试结果表明,译码器的有效符号速率达到200Mbps.     

基于对数域的多进制LDPC码改进译码算法

为了进一步降低多进制LDPC码译码的复杂度,分析了扩展最小和算法(EMS)存在的不足,提出了一种基于对数域的多进制LDPC码的改进译码算法.该算法一方面根据每次迭代中变量节点的概率分布对的平均方差自适应选择FHT的阶数;另一方面算法中校验节点的更新运算由乘法转化为基于对数域上的加法运算,从而更易于硬件实现.仿真结果表明,与EMS算法相比,该算法性能与收敛速率均有明显改进.     

LDPC码全并行译码器的设计与实现

本论文用可编程逻辑器件(FPGA)实现了一种低密度奇偶校验码(LDPC)的编译码算法.采用基于Q矩阵LDPC码构造方法,设计了具有线性复杂度的编码器. 基于软判决译码规则,采用全并行译码结构实现了码率为1/2、码长为40比特的准规则LDPC码译码器,并且通过了仿真测试.该译码器复杂度与码长成线性关系,与Turbo码相比更易于硬件实现,并能达到更高的传输速率.     

多元LDPC编码调制系统中低复杂度的似然概率生成算法

在采用多元LDPC码的通信系统中,尤其当使用高阶调制方案时,输入到译码器中的似然概率计算复杂度非常高。其主要原因是由于似然概率通常是关于信道输出的复杂函数,其计算需已知信道参数。针对上述问题,提出了一种低复杂度的近似似然概率生成算法。依据接收信号和星座点之间的欧氏距离,将星座点所对应的有限域GF(q)上域元素的似然概率进行分块逼近,能够以较低复杂度快速生成译码器所需要的概率度量。仿真结果表明,所提出的分块似然概率逼近生成算法在译码性能上损失较小且极大降低了似然概率生成的计算复杂度,是一种适用于高速多元LDPC译码器前端实现的候选算法。     

比特级码率兼容多元LDPC码打孔算法

多元低密度奇偶校验(Non-binary Low-density Parity-check,NB-LDPC)码在中短码情况下性能优于传统二元LDPC码,更接近香农限.针对多元LDPC码码率兼容(Rate-compatible)的问题,提出了一种基于比特级的新型多元打孔算法.首先采用二进制镜像矩阵概念对多元校验矩阵进行映...     

一种参量可调的多元LDPC译码算法及其能耗分析

在加权比特可靠度(Weighted Bit-reliability,wBRB)多元低密度奇偶校验(Low Density Parity Check,LDPC)译码基础上,提出了一种参量可调的译码算法。迭代过程中的比较参量不再使用固定的硬判决符号,而是基于大数逻辑准则选取最为可靠的外信息符号作为标准的比较参量,提高距离修正参数选取的准确性。在复杂度分析方面,提出了一种基于能耗的综合评判准则,将元素间的操作折算到相应的能量消耗指标上,可更加科学、直观地对不同算法的译码复杂度进行统一衡量。仿真结果显示,所提出算法的错误平层略低于原算法,其增加的能耗几乎可以忽略。     

流水线式LDPC译码器的FPGA设计与仿真

LDPC码在深空通信中有很好的实用价值,同时LDPC码也被广泛应用于光纤通信、卫星数字视频和音频广播等领域。针对LDPC译码器提出一种新的设计思路,将流水线思想从译码算法本身扩展到译码器的整体设计中,设计出可以多帧并行且结构简单的译码器,最后从吞吐量和资源消耗两方面进行仿真验证。     

多进制LDPC译码算法的研究

多进制LDPC码是将二进制LDPC码推广到有限域GF（q）,其校验矩阵的元素不再是（0,1）,而是集合（0,1,…,q-1）,译码仍然采用高效的基于置信度传播的迭代译码算法。这里主要推导了多进制译码算法的迭代公式,分析证明了基于快速傅里叶变换（FFT）理论的改进算法,最后通过仿真手段验证和分析了基于FFT的多进制译码算法的优越性能。     

对LDPC码的LLRBP算法研究

在LDPC译码时,使用IJLRBP算法其校验节点的计算复杂度十分高,而且当LDPC码中有许多的短环时,译码性能也会降低。基于以上的这些问题提出了一个新的混合校验变量过程,通过调整校验节点的处理振幅和变量节点的信息相关性来降低计算复杂度,其仿真过程表明在译码性能和运算复杂度上与LLRBP算法都有较大的提高。     

中短码长的率匹配多进制LDPC码研究设计

该课题研究构造了纠错能力强、编译码复杂度低的中短码长的率匹配多进制LDPC码。提出了一种校验位高效编码删余算法,以得到高性能的多进制RC-LDPC码。该删余算法以设计的高性能中短码长、中等码率(1/2码率)的多进制LDPC母码为基础,采用高效的结构化编码删余算法,实现比较宽的速率范围(例如1/10到9/10)内设计高性能的纠错码。仿真结果表明,此算法性能优于传统的随机删余和节点分组与排序删余算法。     

硬件可实现的LDPC译码算法研究

低密度奇偶校验(LDPC)码有着较强的纠错能力,已被确定为第四代移动通信技术中首选码字。分析对比了几种LDPC译码算法的过程,基于硬件可实现性这一研究热点,对传统的译码算法进行了优化,提出一种易于硬件实现的LDPC译码算法。仿真结果表明:归一化最小和算法在不增加迭代次数,码长较长的情况下也有着很好的译码性能,适合在LDPC译码器的硬件实现中推广。     

多码率多边类型LDPC码译码器的设计与实现

提出了一种固定码长的多码率多边LDPC码译码器,该译码器采用对校验比特信息进行间隔删余的算法实现其多码率译码,并设计了一种适合多码率多边LDPC码的部分并行译码结构。基于该结构在FPGA平台上实现了码长为640 bit,码率为0.5～0.8的多边LDPC码译码器。